SE502458C2

SE502458C2 - Method and apparatus for tuning internally generated clock pulse signal

Info

Publication number: SE502458C2
Application number: SE9200137A
Authority: SE
Inventors: Jan-Olov Bergstroem; Lars Liljegren
Original assignee: Asea Brown Boveri
Priority date: 1992-01-20
Filing date: 1992-01-20
Publication date: 1995-10-23
Also published as: SE9200137L; SE9200137D0; AU3413493A; WO1993014570A1

Abstract

A circuit, which can be integrated on chips, with a so-called phase-locked loop (FLL circuit) for generation and tuning of an internal clock pulse signal (CLK-IR) in an electronic slave unit (3) connected to a superordinate electronic master unit (1) where the circuit (FLL) during communication between the slave unit (3) and the master unit (1) receives external frequency-stable but noisy clock pulses (EX-CLK) in the form of message packets, a second clock pulse signal internally generated in the FLL circuit, a sampling signal (CLK-SMP), being compared with respect to phase with the external clock pulses (EX-CLK) in a phase-locked loop, whereupon, in dependence on the phase position of the sampling signal (CLK-SMP) compared with the external clock pulses (EX-CLK), control pulses are formed which influence the clock pulse generator for the sampling signal (CLK-SMP), such that this is locked in phase in a definite frequency ratio to the external clock pulse signal (EX-CLK). The internal clock pulse signal (CLK-IR) is compared with respect to frequency with the sampling signal (CLK-SMP), whereupon the internal clock pulse generator (IRC) of the FLL circuit changes frequency in discrete small steps in the internal clock pulse signal (CLK-IR) without any disturbing phase shift until the frequency of the internal clock pulse signal (CLK-IR) of the circuit and the frequency of the external clock pulse signal (EX-CLK) are in agreement.

Description

502 458 Som exempel kan nämnas att i ett processtyrsystem för övervakning av exempelvis yttre givare och ställdon frán en överordnad centralenhet, vanligen en dator, där kommunika- tionen mellan centralenheten och givarnas eller ställdonens logikkretsar i tillhörande slavar sker medelst seriell kommunikation över en databuss är det vanligt att respektive slav är utrustad med en krístalloscillator som genererar en klocksignal till slavens interna logikkretsar, vilken klock- signal samtidigt nyttjas som referenssignal till en faslàst loop som användes för signalsynkronisering vid inläsning av seriella data fràn den överordnade centralenheten. 502 458 For example, in a process control system for monitoring, for example, external sensors and actuators from a higher central unit, usually a computer, where the communication between the central unit and the logic circuits of the sensors or actuators in associated slaves takes place by serial communication over a data bus. It is common for each slave to be equipped with a crystal oscillator which generates a clock signal to the slave's internal logic circuits, which clock signal is simultaneously used as a reference signal to a phase-locked loop used for signal synchronization when reading serial data from the parent central unit.

Vid utveckling av högintegrerade logikkretsar för användning i miniatyriserade slavenheter är det möjligt att realisera samtlig elektronik pá ett enda mönsterkort, exempelvis med endast en eller några få ASIC-kretsar. Härvid uppkommer problem med att använda gängse teknik i form av kristall- styrda oscillatorer eller keramiska sàdana för att åstad- komma den erforderliga frekvensstabila referenssignalen, eftersom dessa oscillatorer skulle uppta alltför stor möns- terkortsyta. Sàdana oscillatorer är inte integrerbara pà exempelvis samma ASIC-krets om med integrerbar menas, vilket är fallet i denna beskrivning, att samtliga till kretsen hörande komponenter kan integreras i en IC utan behov av anslutning eller inlödning av externa komponenter till kretskortet eller kretsmönstret. Dessutom, i ett stort processtyrsystem med upp till flera tusen slavenheter i en applikation, ställer sig tekniken med att utrusta varje slavenhet med en intern frekvensstabil oscillator som dyrbar. Kristall- eller keramiska oscillatorer är dessutom bade mekaniskt och termiskt känsliga. Tillförlitligheten hos sàdana oscillatorer är dessutom inte alltid tillräcklig. 502 458 BESKRIVNING AV UPPFINNINGEN Uppfinningen avser en pà chip integrerbar krets med en så kallad frekvenslàst loop (FLL-krets) för generering och avstämning av en intern klockpulssignal i en elektronisk slavenhet ansluten till en överordnad elektronisk master- enhet där kretsen vid kommunikation mellan slavenheten och masterenheten mottar yttre frekvensstabila men brusiga klockpulser i meddelandepaket, varvid en andra i FLL-kretsen internt genererad klockpulssignal, en samplingssignal, fas- jämföres med de yttre klockpulserna i en faslàst loop, var- efter, i beroende av fasläget hos samplingssignalen jämförd med de yttre klockpulserna, styrpulser bildas som påverkar klockpulsgeneratorn för samplingssignalen, så att denna fas- làses pà den yttre klockpulssignalen. Den interna klockpuls- signalen frekvensjämföres med samplingssignalen, varpá FLL- kretsens interna klockpulsgenerator ändrar frekvensen i diskreta smà steg hos den interna klockpulssignalen utan störande fasförskjutning tills frekvensen för kretsens interna klockpulssignal och frekvensen för den yttre klock- pulssignalen överensstämmer.When developing highly integrated logic circuits for use in miniaturized slave units, it is possible to realize all electronics on a single printed circuit board, for example with only one or a few ASIC circuits. Problems arise with the use of common technology in the form of crystal-controlled oscillators or ceramic ones to provide the required frequency-stable reference signal, since these oscillators would occupy too large a circuit board area. Such oscillators are not integrable on, for example, the same ASIC circuit if by integratable it is meant, as is the case in this description, that all components belonging to the circuit can be integrated in an IC without the need for connection or soldering of external components to the circuit board or circuit pattern. In addition, in a large process control system with up to several thousand slave units in one application, the technology of equipping each slave unit with an internal frequency stable oscillator is expensive. Crystal or ceramic oscillators are also both mechanically and thermally sensitive. In addition, the reliability of such oscillators is not always sufficient. DESCRIPTION OF THE INVENTION The invention relates to a chip-integratable circuit with a so-called frequency-locked loop (FLL circuit) for generating and tuning an internal clock signal in an electronic slave unit connected to a superior electronic master unit where the circuit in communication between the slave unit and the master unit receives external frequency stable but noisy clock pulses in message packets, whereby a second clock pulse signal internally generated in the FLL circuit, a sampling signal, is phase-compared with the external clock pulses in a phase-locked loop, after which, depending on the phase position of the sampling signal the clock pulses, control pulses are formed which affect the clock pulse generator for the sampling signal, so that it is phased on the external clock pulse signal. The internal clock pulse signal is frequency compared with the sampling signal, whereupon the internal clock pulse generator of the FLL circuit changes the frequency in discrete small steps of the internal clock pulse signal without disturbing phase shift until the frequency of the circuit's internal clock pulse signal and the frequency exceed the pulse.

Kretsen enligt uppfinningen är uppbyggd av digital logik samt analoga làgpass-filter och analog spänningsstyrd oscillator (VCO) och nyttjar ej kristall- eller keramiska oscillatorer och är därmed möjlig att totalintegreras och miniatyriseras och sàlunda realiseras pà mikrochips, exem- pelvis i form av ASIC-kretsar.The circuit according to the invention is made up of digital logic as well as analog low-pass filters and analog voltage-controlled oscillator (VCO) and does not use crystal or ceramic oscillators and is thus possible to be fully integrated and miniaturized and thus realized on microchips, for example in the form of ASIC- circuits.

FLL-kretsen föregås av en diskriminator som känner igen medelandepaket med pulsfrekvenser av god noggrannhet.The FLL circuit is preceded by a discriminator that recognizes message packets with pulse frequencies of good accuracy.

Justering av frekvensen hos kretsens andra interna klock- pulssignal, samplingssignalen, sker endast vid av diskri- minatorn accepterade meddelandepaket.Adjustment of the frequency of the circuit's other internal clock pulse signal, the sampling signal, takes place only for message packets accepted by the discriminator.

Den faslàsta loopen i FLL-kretsen styrs via den internt i FLL-kretsen alstrade klockpulssignalen dà meddelandepaket ej föreligger via databussen. Härigenom uppnàs en snabbare 502 458 4 insvängning av den faslàsta loopen när medelandepaket med god noggrannhet uppträder.The phase-locked loop in the FLL circuit is controlled via the clock pulse signal generated internally in the FLL circuit as the message packet is not present via the data bus. As a result, a faster oscillation of the phase-locked loop is achieved when the message packet appears with good accuracy.

Den faslàsta loopen läses mot den externa klockpulssignalen som tillföres FLL-kretsen när meddelandepaket uppträder, me- dan den làses mot den internt i kretsen alstrade klockpuls- signalen vid avsaknad av sådana tillförda externa meddel- andepaket.The phase-locked loop is read against the external clock pulse signal which is applied to the FLL circuit when message packets occur, while it is read against the clock pulse signal generated internally in the circuit in the absence of such supplied external message packets.

I implementeringen av den faslàsta loopen ingàr en fasdetek- tor som nollställes vid varje meddelandepakets start och vid varje övergàng till låsning mot den i FLL-kretsen alstrade interna klocksignalen, vilket medför minimering av fasfel hos den faslàsta loopen.The implementation of the phase-locked loop includes a phase detector which is reset at the start of each message packet and at each transition to locking to the internal clock signal generated in the FLL circuit, which minimizes phase errors of the phase-locked loop.

Med den beskrivna FLL-kretsen är det följaktligen möjligt att generera en intern referensklocka med hög noggrannhet för styrning av den digitala synkrona logiken pà exempelvis en ASIC med bibehållande av korrekt symmetri hos klockan, sà att de interna vippornas set-up och hàll-tider ej överskrides.Consequently, with the described FLL circuit, it is possible to generate an internal reference clock with high accuracy for controlling the digital synchronous logic on, for example, an ASIC while maintaining the correct symmetry of the clock, so that the internal flip-flops set-up and holding times do not exceeded.

En intern referensklocka i form av FLL-kretsen enligt uppfinningen upptar betydligt mindre yta pá ett mönsterkort, medför lägre kostnad samt högre tillförlitlighet än interna referensklockor där beskriven känd teknik används.An internal reference clock in the form of the FLL circuit according to the invention occupies significantly less area on a printed circuit board, entails lower cost and higher reliability than internal reference clocks where the described prior art is used.

FIGURBESKRIVNING Pig. 1 àterger ett förenklat schema över ett master-slav kommunikationssystem.FIGURE DESCRIPTION Fig. 1 represents a simplified diagram of a master-slave communication system.

Pig. 2 visar ett blockshema över FLL-kretsen enligt uppfinningen.Pig. 2 shows a block diagram of the FLL circuit according to the invention.

Fig. Ba visar funktionen hos flankdetektorn ED, medan figur 3b visar i flankdetektorn ED ingàende fördröjningselement. 502 458 Pig. 4 áterger förhållandet mellan signalerna CLK_SMP, Ex_cLK samt Ex_EDGEs.Fig. Ba shows the function of the edge detector ED, while Fig. 3b shows delay elements included in the edge detector ED. 502 458 Pig. 4 represents the relationship between the signals CLK_SMP, Ex_cLK and Ex_EDGEs.

Pig. 5a visar ett blockschema över den faslàsta loopen eller PLL-kretsen.Pig. 5a shows a block diagram of the phase-locked loop or PLL circuit.

Pig. Sb visar del av fasdetektorn PD Pig. 6 illustrerar PLL-kretsens UP/DOWN-signalers förhållande till samplingsignalens CLK_SMP frekvenskarakteristik.Pig. Sb shows part of the phase detector PD Pig. 6 illustrates the relationship of the UP / DOWN signals of the PLL circuit to the frequency characteristics of the sample signal CLK_SMP.

Pig. 7 áskàdliggör bildandet av signalen TIME_OUT PIG. 8 visar utseende och tidsförhàllande mellan signalerna EX__EDGES, TIME__OUT, HOLD och INTERN.Pig. 7 illustrates the formation of the TIME_OUT PIG signal. 8 shows the appearance and time relationship between the signals EX__EDGES, TIME__OUT, HOLD and INTERNAL.

Pig. 9 àterger ett blockschema över avstämningskontrollen TC.Pig. 9 shows a block diagram of the tuning control TC.

Pig. 10 visar ett blockschema över den interna referensklockan IRC.Pig. 10 shows a block diagram of the internal reference clock IRC.

Pig. ll illustrerar en typisk insvängning av frekvensen hos den interna klockan.Pig. ll illustrates a typical oscillation of the frequency of the internal clock.

BESKRIVNING AV UTFÖRINGSFORM Med stöd av bilagda figurer redovisas utföringsformer av den föreliggande uppfinningen.DESCRIPTION OF EMBODIMENT Based on the accompanying figures, embodiments of the present invention are presented.

I figur 1 ett visas den allmänna konfigurationen över ett kommunikationssystem, exempelvis i form av ett processtyr- system enligt gängse teknik, med en masterenhet 1 som kommunicerar via en databuss 2 med slavenheter 3. Master- enheten l, eller mastern, utgöres vanligen av en process- 502 458 6 dator medan slavenheterna 3, slavarna, innehàller bland annat logikkretsar för avkodning av mottagen information. Över databussen överförs data till och fràn slavarna medelst frekvensstabila men brusiga klockpulssignaler i form av ramar. Dessa ramar är av typen adressramar och dataramar, bada typerna minst 32 perioder långa i den beskrivna utför- ingsvarianten. Adressramarna är genererade av mastern och ramarnas signalfrekvens i det beskrivna utföringsexemplet är 1,5 Mbit/s. De nämnda ramarna betecknas fortsättningsvis meddelandepaket.Figure 1 shows the general configuration of a communication system, for example in the form of a process control system according to conventional technology, with a master unit 1 communicating via a data bus 2 with slave units 3. The master unit 1, or the master, usually consists of a process 502 458 6 computer while the slave units 3, the slaves, contain, among other things, logic circuits for decoding received information. Data is transmitted to and from the slaves via the data bus by means of frequency-stable but noisy clock pulse signals in the form of frames. These frames are of the type address frames and data frames, both types at least 32 periods long in the described variant variant. The address frames are generated by the master and the signal frequency of the frames in the described embodiment is 1.5 Mbit / s. The mentioned frames are hereinafter referred to as message packets.

För att möjliggöra kommunikation mellan master l och slav 3 maste bàda dessa enheter ha tillgàng till en intern referensklocka med god noggrannhet. I den här redovisade uppfinningen redogörs för en FLL-krets, en frekvenslàst loop, som fràn mottagna frekvensstabila adressramar via databussen 2 genererar en intern referensklocksignal i respektive slavenhet 3 utan bruk av kristall-eller keramiska oscillatorer.To enable communication between master 1 and slave 3, both of these devices must have access to an internal reference clock with good accuracy. The invention described here describes an FLL circuit, a frequency-locked loop, which from received frequency-stable address frames via the data bus 2 generates an internal reference clock signal in the respective slave unit 3 without the use of crystal or ceramic oscillators.

För att överhuvudtaget driva snabb synkron logik måste det finnas en stabil referensklocka som styr logiken inom slav- enheten.In order to operate fast synchronous logic at all, there must be a stable reference clock that controls the logic within the slave unit.

Den ovan allmänt beskrivna FLL-kretsen, visad i ett block- schema i figur 2, innefattar en faslást loop, i fortsätt- ningen benämnd enbart PLL, eller PLL-krets, samt en kontrollenhet för denna, en PLL-kontrollenhet PLL-C. Vidare ingàr en flankdetektor ED samt en avstämningskontroll TC som styr en intern referensklocka IRC.The FLL circuit generally described above, shown in a block diagram in Figure 2, comprises a phase-locked loop, hereinafter referred to as PLL only, or PLL circuit, and a control unit therefor, a PLL control unit PLL-C. Furthermore, an edge detector ED is included as well as a tuning control TC which controls an internal reference clock IRC.

Externa klockpulssignaler EX_CLK pàföres flankdetektorn ED, medan i FLL-kretsen genererad intern klockpulsreferenssignal CLK_IR erhålles vid den interna referensklockans IRC utgång.External clock pulse signals EX_CLK are applied to the edge detector ED, while in the FLL circuit generated internal clock pulse reference signal CLK_IR is obtained at the IRC output of the internal reference clock.

När inga externa klockpulssignaler EX_CLK uppträder, dvs det föreligger ett uppehåll i kommunikationen via databussen, läses PLL-kretsen till den interna klockpulsfrekvensen 502 458 7 CLK_IR för att PLL-kretsen ska förses med en ungefärligen korrekt referensfrekvens. När däremot ett meddelandepaket uppträder pà databussen ser PLL-kontrollenheten PLL-C till att PLL-kretsen làser mot den externa klockpulssignalen EX_CLK i stället. PLL-kontrollenheten PLL-C styr en multiplexer MUX vid PLL-kretsens ingång, där multiplexern MUX växlar PLL-kretsens faslàsning mot en av de bàda nämnda referenssignalerna.When no external clock pulse signals EX_CLK occur, ie there is a pause in the communication via the data bus, the PLL circuit is read to the internal clock pulse frequency 502 458 7 CLK_IR so that the PLL circuit is provided with an approximately correct reference frequency. On the other hand, when a message packet appears on the data bus, the PLL controller PLL-C ensures that the PLL circuit locks against the external clock signal EX_CLK instead. The PLL control unit PLL-C controls a multiplexer MUX at the input of the PLL circuit, where the multiplexer MUX switches the phase lock of the PLL circuit to one of the two mentioned reference signals.

Om ett meddelandepaket uppträder, så att PLL-kretsen fas- làser mot den externa klockpulssignalen EX_CLK, jämförs frekvensen hos denna signal med den interna klockpulssig- nalen CLK_IR i avstämningskontrollen TC. När sedan meddel- andepaketet är avslutat ökar eller minskar avstämnings- kontrollen TC frekvensen hos den interna klockpulssignalen CLK_IR beroende pá resultatet av jämförelsen. Justeringarna av frekvensen hos den interna klockpulssignalen CLK_IR utföres i steg med 0,10 % förändring av frekvensen uppàt eller nedåt.If a message packet appears so that the PLL circuit phases to the external clock pulse signal EX_CLK, the frequency of this signal is compared with the internal clock pulse signal CLK_IR in the tuning control TC. When the message packet is completed, the tuning control TC increases or decreases the frequency of the internal clock pulse signal CLK_IR depending on the result of the comparison. The adjustments of the frequency of the internal clock pulse signal CLK_IR are performed in steps of 0.10% change of the frequency up or down.

FLL-kretsen jämför mot alla meddelandepaket pà databussen med den interna klockpulssignalen CLK_IR. Igenkännande av frekvensstabila adressmeddelandepaket ombesörjes av en diskriminator som föregår FLL-kretsen och beskrivs ej vidare i denna redogörelse.Justering av den interna klockpulssig- nalens CLK_IR frekvens vidtas endast efter meddelandepaket som accepterats av diskriminatorn.The FLL circuit compares to all message packets on the data bus with the internal clock signal CLK_IR. Recognition of frequency-stable address message packets is handled by a discriminator preceding the FLL circuit and is not further described in this report. Adjustment of the internal clock signal CLK_IR frequency is made only after message packets accepted by the discriminator.

Syftet med flankdetektorn ED är att sampla den interna klockpulssignalen CLK_IR, vilken i exemplet har ungefärligen frekvensen 6 MHz, och den externa klockpulssignalen EX_CLK.The purpose of the edge detector ED is to sample the internal clock pulse signal CLK_IR, which in the example has the frequency approximately 6 MHz, and the external clock pulse signal EX_CLK.

Flankdetektorn ED kommer att alstra en kort puls orsakad av varje fallande flank hos den externa klockpulssignalen EX_CLK respektive hos den interna klockpulssignalen CLK_IR Samplingsklockan för alstrande av den andra interna klock- pulssignalen, samplingssignalen, utgörs av en 24 MHz klockpulssignal CLK_SMP genererad av PLL-kretsen. Vid varje 502 458 8 fallande flank hos den externa klockpulssignalen EX_CLK skapas i flankdetektorn ED en negativ puls, en flankpuls EX_EDGES, med pulslängden hos en CLK_SMP. Den omständigheten att flankpulserna EX_EDGES endast varar i en samplingsperiod förenklar logiken i PLL-kretsen àtskilligt.The edge detector ED will generate a short pulse caused by each falling edge of the external clock pulse signal EX_CLK and of the internal clock pulse signal CLK_IR respectively. The sampling clock for generating the second internal clock pulse signal, the sampling signal, consists of a 24 MHz clocked pulse pulse signal. At each falling edge of the external clock pulse signal EX_CLK, a negative pulse, a edge pulse EX_EDGES, is created in the edge detector ED, with the pulse length of a CLK_SMP. The fact that the edge pulses EX_EDGES only last for one sampling period greatly simplifies the logic in the PLL circuit.

För undvikande av metastabilitet har flankdetektorn ED kon- struerats enligt figur 3 med ett flertal parallellt kopplade fördröjningselement 5. Detta medför att det uppkommer en tidsfördröjning pà tvà CLK_SMP-perioder mellan den inkom- mande fallande flanken hos den externa klockpulssignalen EX_CLK och den genererade flankpulsen EX_BDGES. Detta pà- verkar ej FLL-kretsens funktion. Figur 4 illustrerar den beskrivna tidsfördröjningen.To avoid metastability, the edge detector ED has been constructed according to Figure 3 with a plurality of delay elements connected in parallel 5. This results in a time delay of two CLK_SMP periods between the incoming falling edge of the external clock pulse signal EX_CLK and the generated edge edge pulse . This does not affect the function of the FLL circuit. Figure 4 illustrates the described time delay.

PLL-kretsen med blockschema enligt figur 5 utnyttjar tvà olika signaler som referenser. Dessa utgörs av antingen flankpulserna EX_EDGES med frekvensen 1,5 MHz eller av flankpulserna S_IR med frekvensen 6 MHz erhållna ur den interna klockpulssignalen CLK_IR vid en utgàng hos flank- detektorn ED, där den interna klockpulssignalen CLK_IR samplas mot samplingssignalen CLK_SMP.The block diagram PLL circuit of Figure 5 uses two different signals as references. These consist of either the edge pulses EX_EDGES with the frequency 1.5 MHz or of the edge pulses S_IR with the frequency 6 MHz obtained from the internal clock pulse signal CLK_IR at an output of the edge detector ED, where the internal clock pulse signal CLK_IR is sampled against sampling.

Vid utgången fràn PLL-kretsen, den faslásta loopen, erhål- les samplingssignalen CLK_SMP med frekvensen i storleksord- ningen 24 MHz i en spänningsstyrd oscillator VCO.At the output of the PLL circuit, the phase-locked loop, the sampling signal CLK_SMP is obtained with a frequency of the order of 24 MHz in a voltage-controlled oscillator VCO.

Samplingssignalen CLK_SMP àtermatas till en frekvensdelare 6, där frekvensen hos samplingssignalen CLK_SMP, där denna signal frekvensdelas i tvà skilda signaler, den ena, MOD4, med samplingssignalens frekvens dividerad med 4 och den andra, MODl6, med samplingssignalens frekvens dividerad med l6.MOD4- och MODl6-signalerna utgöres av pulser med en CLK_SMP-periods varaktighet.The sampling signal CLK_SMP is fed back to a frequency divider 6, where the frequency of the sampling signal CLK_SMP, where this signal is frequency divided into two different signals, one, MOD4, with the frequency of the sampling signal divided by 4 and the other, MOD16, with the frequency of the sampling signal and The MOD16 signals consist of pulses lasting a CLK_SMP period.

Multiplexern MUX i PLL-kretsen är styrd av PLL-kontroll- kretsens PLL~C utsignal INTERN, vilken är passiv, hàlls pà Q 502 458 9 làg nivà, när ett meddelandepaket föreligger. Skapandet av signalen INTERN beskrivs nedan.The MUX multiplexer in the PLL circuit is controlled by the PLL ~ C input signal of the PLL control circuit INTERNAL, which is passive, is kept at a low level when a message packet is present. The creation of the INTERNAL signal is described below.

Om signalen INTERN är aktiv används de interna flankpulserna S_IR som referens i fasdetektorn PD i PLL-kretsen, om inte används flankpulserna EX_EDGES som referens. Vid aktiv sig- nal INTERN är signalen MOD4 brukad som àterföring, i annat fall nyttjas signalen MODl6 som àterföring i den faslásta loopen. Sàlunda jämförs flankpulserna EX_EDGES med signalen MODl6, varefter PLL-kretsen multiplicerar den externa klock- pulssignalen EX_CLK med 16. Pà motsvarande sätt jämförs flankpulserna S_IR med signalen MOD4, varefter PLL-kretsen multiplicerar den interna klockpulssignalen CLK_IR med 4.If the INTERNAL signal is active, the internal edge pulses S_IR are used as a reference in the phase detector PD in the PLL circuit, if the edge pulses EX_EDGES are not used as a reference. In the case of an active signal INTERNAL, the signal MOD4 is used as feedback, otherwise the signal MOD16 is used as feedback in the phase-locked loop. Thus, the edge pulses EX_EDGES are compared with the signal MOD16, after which the PLL circuit multiplies the external clock pulse signal EX_CLK by 16. Correspondingly, the edge pulses S_IR are compared with the signal MOD4, after which the PLL circuit multiplies the internal clock pulse 4 signal with 4.

Signalen HOLD fràn PLL-kontrollenheten PLL-C är aktiv, dvs den befinner sig pà hög nivá, vilket den är endast under en CLK_SM-period i de moment när dels ett meddelandepaket bör- jar, dels när ett meddelandepaket slutar. Skapandet av denna signal HOLD beskrivs nedan. Vid aktiv HOLD-signal, hög nivà, àterställes frekvensdelaren 6 och fasdetektorn PD om signa- len INTERN ändrar status. Detta innebär att fasdetektorn PD nollställes vid start av varje meddelandepaket och vid varje övergàng till làsning mot den interna klockpulssignalen CLK_IR, vilket samtidigt medför en minimering av initialt fasfel hos den faslásta PLL-kretsen.The HOLD signal from the PLL control unit PLL-C is active, ie it is at a high level, which it is only during a CLK_SM period in the moments when a message packet starts and when a message packet ends. The creation of this signal HOLD is described below. With an active HOLD signal, high level, the frequency divider 6 and the phase detector PD are reset if the INTERNAL signal changes status. This means that the phase detector PD is reset at the start of each message packet and at each transition to locking to the internal clock pulse signal CLK_IR, which at the same time minimizes the initial phase error of the phase-locked PLL circuit.

Fasdetektorn är en fas/frekvens detektor med en HOLD-ingång tillförd. Detta återställer läsningen till mottagning eller sändning hos fasdetektorn PD, så att mottagning kan börja med minimalt fasfel. Fasdetektorns utgång avger signalerna UP eller DOWN eller ingendera av dessa, där signalen UP indikerar att frekvensen hos samplingssignalen CLK_SMP skall ökas, medan signalen DOWN indikerar att frekvensen hos samplingssignalen CLK_SMP skall sänkas. Dessa tvà signaler UP, DOWN styr en strömpump CP, vilken laddar upp en konden- sator C2 via en resistor R2 under den tidsperiod som signa- len UP eller DOWN föreligger. Spänningen över resistorn och kondensatorn utgör styrspänning för den spänningsstyrda 502 458 10 oscillatorn VCO. Pig 5b visar principiellt en del av fasde- tektorn PD med en lösning som förhindrar samtidiga signaler UP och DOWN.The phase detector is a phase / frequency detector with a HOLD input applied. This restores the reading to reception or transmission of the phase detector PD, so that reception can begin with minimal phase error. The output of the phase detector emits the signals UP or DOWN or none of these, where the signal UP indicates that the frequency of the sampling signal CLK_SMP should be increased, while the signal DOWN indicates that the frequency of the sampling signal CLK_SMP should be decreased. These two signals UP, DOWN control a current pump CP, which charges a capacitor C2 via a resistor R2 during the time period in which the signal UP or DOWN is present. The voltage across the resistor and capacitor is the control voltage for the voltage controlled oscillator VCO. Pig 5b shows in principle a part of the phase detector PD with a solution that prevents simultaneous signals UP and DOWN.

UP- och DOWN-signalernas förhållande till samplingssignalens CLK_SMP frekvenskarakteristik àskådliggöres i figur 6.The relationship of the UP and DOWN signals to the frequency characteristics of the sampling signal CLK_SMP is illustrated in Figure 6.

Intervallet 7 visar frekvenssprånget,medan kurvan 8 anger frekvensändringsgraden hos samplingssignalen CLK_SMP vid aktiv UP- eller DOWN-signal.The interval 7 shows the frequency jump, while the curve 8 indicates the frequency change rate of the sampling signal CLK_SMP for active UP or DOWN signal.

Syftet med PLL-kontrollenheten PLL-C är att denna ska fast- ställa när ett meddelandepaket börjar och slutar och att med information om detta generera styrsignaler som krävs i PLL- kretsen och i avstämningskontrollen TC.The purpose of the PLL control unit PLL-C is to determine when a message packet starts and ends and, with information about this, to generate control signals required in the PLL circuit and in the tuning control TC.

För att fastställa när ett meddelandepaket inleds är det tillräckligt att fastslà när den första pulsen i externa klockpulssignalen EX_CLK uppträder. När ett meddelandepakets slut å andra sidan ska detekteras införs till hjälp en signal TIM_OUT. Frekvensen hos den interna klockpulssigna- len CLK_IR med dess flankpulser S_IR är approximativt fyra gånger högre än den externa klockpulssignalens EX_CLK flank- pulser EX_EDGES. Om en räknare nollställes av flankpulserna EX_EDGES och klockas av flankpulserna S_IR uppnår räknaren värdet 4, eller maximalt 5 om den interna klockan är dåligt justerad, innan räknaren åter nollställes av en ny EX_EDGES- flankpuls. Om däremot räknaren uppnår talet 6, eller even- tuellt talet 7 vid dåligt justerad klocka, erhålles visshet om att aktuellt meddelandepaket är avslutat. I detta fall alstras i kretslogiken hos PLL-kontrollenheten PLL-C en puls i en signal benämnd TIME_OUT med pulslängd som i den interna klockpulssignalen CLK_IR. Figur 7 illustrerar ett exempel på bildandet av signalen TIME_OUT.To determine when a message packet is initiated, it is sufficient to determine when the first pulse in the external clock pulse signal EX_CLK occurs. When, on the other hand, the end of a message packet is to be detected, a TIM_OUT signal is used to help. The frequency of the internal clock signal CLK_IR with its edge pulses S_IR is approximately four times higher than the edge pulses of the external clock pulse EX_CLK EX_EDGES. If a counter is reset by the edge pulses EX_EDGES and clocked by the edge pulses S_IR, the counter reaches the value 4, or a maximum of 5 if the internal clock is poorly adjusted, before the counter is reset by a new EX_EDGES edge pulse. If, on the other hand, the counter reaches the number 6, or possibly the number 7 with a poorly adjusted clock, certainty is obtained that the current message packet has been completed. In this case, in the circuit logic of the PLL control unit PLL-C, a pulse is generated in a signal called TIME_OUT with pulse length as in the internal clock pulse signal CLK_IR. Figure 7 illustrates an example of the formation of the signal TIME_OUT.

Två andra signaler INTERN och HOLD, tidigare nämnda, bildas i PLL-kontrollenheten PLL-C. Signalen INTERN, vilken styr bland annat multiplexern MUX i PLL-kretsen ges låg nivå me- dan ett meddelandepaket är för handen. Denna lågnivåstatus 5Û2 458 11 hos signalen INTERN initieras när första nya flankpuls EX_EDGES i ett meddelandepaket uppträder och átergár när signalen TIM_OUT markerar att ett meddelandepaket är avslu- tat. Den senare signalen HOLD är hög endast under en samp- lingssignal CLK_SMP-period, dels när första nya flankpuls EX_EDGES i ett meddelandepaket uppträder, dels när signalen TIME_OUT markerar att ett meddelandepaket är avslutat. Utse- ende och tidsförhàllande mellan dessa nämnda signaler àskàd- liggöres i figur 8. Signalerna INTERN och HOLD genereras i en tillstándsmaskin i PLL-kontrollenheten PLL-C.Two other signals INTERNAL and HOLD, previously mentioned, are formed in the PLL control unit PLL-C. The signal INTERNAL, which controls, among other things, the multiplexer MUX in the PLL circuit, is given at a low level while a message packet is at hand. This low level status 5Û2 458 11 of the INTERNAL signal is initiated when the first new edge pulse EX_EDGES in a message packet occurs and returns when the signal TIM_OUT indicates that a message packet has ended. The latter signal HOLD is high only during a sampling signal CLK_SMP period, partly when the first new edge pulse EX_EDGES in a message packet occurs, partly when the signal TIME_OUT indicates that a message packet has ended. The appearance and time relationship between these mentioned signals are illustrated in Figure 8. The signals INTERN and HOLD are generated in a state machine in the PLL control unit PLL-C.

Avstämningskontrollen TC, visad med blockschema i figur 9, har till uppgift att jämföra den interna frekvensen med den externa klockpulsfrekvensen erhàllen via databussen 2 under den tid som ett meddelandepaket föreligger. När meddelande- paketet upphört avger avstämningskontrollen TC en styrsignal till den interna referensklockan IRC som ökar eller minskar frekvensen hos den interna referensklockan IRC i steg om 0,10%.The tuning control TC, shown in block diagram in Figure 9, has the task of comparing the internal frequency with the external clock pulse frequency obtained via the data bus 2 during the time that a message packet is present. When the message packet has expired, the tuning control TC emits a control signal to the internal reference clock IRC which increases or decreases the frequency of the internal reference clock IRC in steps of 0.10%.

Samplingssignalen CLK_SM from PLL-kretsen, som är låst till den signalfrekvensen pà den externa bussen medan ett medde- landepaket föreligger jämförs med frekvensen hos den interna klockpulssignalen CLK_IR.The sampling signal CLK_SM from the PLL circuit, which is locked to that signal frequency on the external bus while a message packet is present, is compared with the frequency of the internal clock pulse signal CLK_IR.

Eftersom frekvensen hos samplingssignalen CLK_SM är 16 gànger högre än frekvensen hos den externa klockpulssignalen EX_CLK måste den divideras med 4 för att anpassas i frekvens till frekvensen hos den interna klockans flankpulser S_IR.Since the frequency of the sampling signal CLK_SM is 16 times higher than the frequency of the external clock pulse signal EX_CLK, it must be divided by 4 to adjust in frequency to the frequency of the edge pulses of the internal clock S_IR.

Detta ástadkommes med en mod 4-räknare M4, som alstrar en 6 MHZ-signal CY. Räknaren M4 föregås av en nollställningsenhet RS.This is accomplished with a mode 4 counter M4, which generates a 6 MHz signal CY. The counter M4 is preceded by a reset unit RS.

När första flankpulser S_IR anländer efter det att ett meddelandepaket föreligger, känt genom signalen INTERN, genererar nollställningsenheten RS en signal REL till reset- ingángarna hos räknaren M4 och UPP/NER-räknaren U/D som sätter igång räknaren M4 och UPP/NER-räknaren U/D. Denna 502 458 12 signal REL ges làgniväßtatus när ett meddelandepaket är avslutat och återställer räknarna tills nästa meddelande- paket infinner sig.When first edge pulses S_IR arrive after a message packet is present, known by the signal INTERNAL, the reset unit RS generates a signal REL to the reset inputs of the counter M4 and the UP / DOWN counter U / D which starts the counter M4 and the UP / DOWN counter U / D. This 502 458 12 signal REL is given a low level status when a message packet is completed and resets the counters until the next message packet arrives.

UPP/NER-räknaren U/D räknar upp ett steg för varje CY- signalpuls och räknar ner ett steg för varje flankpuls S_IR.The UP / DOWN counter U / D counts up one step for each CY signal pulse and counts down one step for each edge pulse S_IR.

För att undvika problem som kan uppkomma om en uppräknings- och en nedräkningSpulS uppträder samtidigt, föregås UPP/NER- räknaren U/D av en blockeringskrets BL, vilken raderar de samtidigt inträffande pulserna hos signalerna CY och S_IR.To avoid problems that may arise if a countdown and a countdown pulse occur simultaneously, the UP / DOWN counter U / D is preceded by a blocking circuit BL, which erases the simultaneously occurring pulses of the signals CY and S_IR.

Beroende på om frekvensen hos den interna klockpulssignalen CLK_IR är för hög eller för làq stegar UPP/NER-räknaren U/D uppåt eller nedåt. Den mest signifikanta biten MSB kommer dà att vid meddelandepaketets slut visa om den interna frekven- sen skall ökas eller minskas.Depending on whether the frequency of the internal clock signal CLK_IR is too high or too low, the UP / DOWN counter U / D steps up or down. The most significant bit MSB will then show at the end of the message packet whether the internal frequency should be increased or decreased.

Om skillnaden i frekvens mellan signalerna S_IR och CY är större än l,6%, skulle UPP/NER-räknaren U/D överskrida talet 0112 = +3 (eller underskrida -1002 = -4), vilket skulle innebära att den mest signifikanta biten bär på fel informa- tion. För att förhindra att detta inträffar har en stopp- krets SL inlagts som genererar en signal till blockerings- kretsen BL, vilken stoppkrets sedan ej tillåter upp eller nedräkning i UPP/NER-räknaren U/D under resten av medde- landepaketet om räknaren har uppnått talet +3 eller -3.If the difference in frequency between the signals S_IR and CY is greater than 1.6%, the UP / DOWN counter U / D would exceed the number 0112 = +3 (or fall below -1002 = -4), which would mean that the most significant bit carries the wrong information. To prevent this from happening, a stop circuit SL has been inserted which generates a signal to the blocking circuit BL, which stop circuit then does not allow up or down in the UP / DOWN counter U / D during the rest of the message packet if the counter has reached the number +3 or -3.

Som beskrivits bildas TIME_OUT-pulsen sju S_IR-pulser efter den sista flankpulsen EX_EDGES i ett meddelandepaket. PLL- kretsen som normalt erhåller en ny flankpuls EX_EDGES för var fjärde S_IR-puls kommer att sänka sin frekvens, samp- lingsfrekvensen, på grund av detta, vilket kan medföra ett felaktigt resultat i frekvensjämförelsen enligt ovan. Av denna anledning är i avstämningskontrollen TC en fördröj- ningsenhet DEL införd. Denna fördröjer informationen om den mest signifikanta biten med fyra S_IR-pulser. 502 458 13 Slutligen, när TIME_OUT-pulsen anländer skapar en pulsgene- rator PULSER antingen en F_UP-puls för att öka eller en F_DOWN-puls för att minska frekvensen hos den interna klockpulssignalen CLK_IR som genereras i den interna referensklockan IRC. Dessa pulser är synkroniserade av samplingssignalen CLK_SMP, eftersom det är möjligt att utgàngen hos fördröjningsenheten DEL växlar status under början av TIME-OUT-pulsen.As described, the TIME_OUT pulse is formed seven S_IR pulses after the last edge pulse EX_EDGES in a message packet. The PLL circuit which normally receives a new edge pulse EX_EDGES for every fourth S_IR pulse will lower its frequency, the sampling frequency, due to this, which may lead to an incorrect result in the frequency comparison as above. For this reason, a delay unit DEL has been introduced in the reconciliation control TC. This delays the information about the most significant bit by four S_IR pulses. 502 458 13 Finally, when the TIME_OUT pulse arrives, a pulse generator PULSE generates either an F_UP pulse to increase or an F_DOWN pulse to decrease the frequency of the internal clock pulse signal CLK_IR generated in the internal reference clock IRC. These pulses are synchronized by the sampling signal CLK_SMP, since it is possible that the output of the delay unit DEL changes status during the beginning of the TIME-OUT pulse.

Den interna referensklockans IRC frekvens skall vara digi- talt varierbar inom ilO% fràn mittfrekvensen i steg om 0,10%. Ett blockschema för den interna referensklockan IRC àterges i figur 10.The IRC frequency of the internal reference clock shall be digitally variable within 10% of the center frequency in steps of 0,10%. A block diagram of the internal reference clock IRC is shown in Figure 10.

En 8-bitars UPP/NER-räknare U/D-IRC räknar upp med ett eller räknar ned med ett vid föreliggande pulser F_UP resp.An 8-bit UP / DOWN counter U / D-IRC counts up with one or counts down with one at the present pulses F_UP resp.

F_DOWN. En begränsningskrets LIM och en blockeringsenhet BL- IRC förhindrar att räknaren överskrider talet 255 eller underskrider talet O. Detta är ett vidtaget säkerhetsmátt eftersom händelsen aldrig borde inträffa om den externa klockpulssignalens EX_CLK frekvens multiplicerad med 4 ligger utanför frekvensintervallet för den spänningsstyrda oscillatorn VCO-IRC.F_DOWN. A limiting circuit LIM and a blocking unit BL-IRC prevent the counter from exceeding the number 255 or falling below the number O. This is a safety measure because the event should never occur if the EX_CLK frequency of the external clock signal multiplied by 4 is outside the frequency range of the IR-voltage Vc.

UPP/NER-räknarens U/D-IRC utgàngssignal omvandlas till en spänning mellan lV och 3V i en D/A-omvandlare. Spänningen i sin tur omvandlas till den önskade frekvensen av en linjär spänningsstyrd oscillatorn VCO-IRC. Figur ll visar en typisk insvängning av frekvensen hos den interna klockan.The U / D-IRC output of the UP / DOWN counter is converted to a voltage between 1V and 3V in a D / A converter. The voltage in turn is converted to the desired frequency by a linear voltage controlled oscillator VCO-IRC. Figure 11 shows a typical oscillation of the frequency of the internal clock.

Kretslogiken i de ovan beskrivna funktionsblocken realiseras med gängse digitala funktionselement. Detta medför att hela den frekvenslàsta loopen enligt uppfinningen kan uppbyggas i en enda krets, exempelvis miniatyriserad i en ASIC-krets.The circuit logic in the function blocks described above is realized with common digital function elements. This means that the entire frequency-locked loop according to the invention can be built up in a single circuit, for example miniaturized in an ASIC circuit.

Claims

502 458 19 PATENT CLAIMS

1. l. Method for tuning an internally generated clock pulse signal (CLK_IR) in a circuit, a frequency locked loop (FLL circuit), in an electronics application (slave (3)) connected to a superior electronic system (master (1)), for example a process computer, from which the FLL circuit receives an external frequency stable clock pulse signal (EX_CLK) in message packets via a serial data bus (2), characterized in that in a first step a sampling signal (CLK_SMP) is generated, that it is phase compared and phase locked in a phase PLL circuit) in a certain frequency relationship to the external clock pulse signal (EX_CLK) when a message packet occurs, that in a second step the frequency of the internally generated clock pulse signal (CLK_IR) is frequency compared with the generated sampling signal, after which the clerk_S the clock pulse signal (CLK_IR) is adjusted up or down until a desired fixed frequency ratio between the internally generated clock pulse signal (CLK_IR) and the sampling signal n (CLK_SM) is reached, whereupon the internal clock pulse signal (CLK_IR) is tuned in a fixed frequency ratio to the external frequency stable clock pulse signal (EX_CLK) and that in the formation of both the sampling signal (CLK_sensed signal) and the internal k exploited.

Method according to Claim 1, characterized in that the frequency adjustment of the internal clock pulse signal (CLK_IR) is performed in discrete steps.

Method according to claim 1 or 2, characterized in that the FLL circuit comprises a tuning unit (TC), which after a completed message packet emits a control signal (F_UP / F_DOWN) to the internal reference clock (IRC) for increasing or decreasing the frequency of the internal generated clock pulse signal (CLK_IR) in dependence on a frequency comparison performed in the tuning check (TC) 502 458/5 between the frequency of the internally generated clock pulse signal (CLK_IR via S_IR) and the frequency of the sampling signal (CLK_SMP).

Method for tuning an internally generated clock pulse signal (CLK_IR) in a circuit, a frequency locked loop (FLL circuit), in an electronics application (slave (3)) connected to a superior electronic system (master (1)), for example a process computer, from which the FLL circuit receives an external frequency stable clock pulse signal (EX_CLK) in message packets via a serial data bus (2), characterized in that in a first step a sampling signal (CLK_SM @) is generated, that it is phase compared and phase locked in a PL circuit) in a certain frequency ratio to the internal clock pulse signal (CLK_IR) when the message packet is not present via the data bus (2), that in a second step the frequency of the internally generated clock pulse signal (CLK_IR) is frequency compared with the generated sampling signal, after which the clock pulse signal (CLK_IR) generated in the circuit is adjusted up or down until a desired fixed frequency ratio between the internally generated clock pulse signal (CLK_IR) and s the amplification signal (CLK_SMP) is obtained, the internal clock pulse signal (CLK_IR) being tuned to itself in the event of such loss of external clock pulse signal (EX_CLK) and that in the formation of both the sampling signal (CLK_SMP) and the internally generated clock pulse oscillators, . 502 458 / é

Device for performing the method of tuning an internal clock signal (CLK_IR) in a circuit, a frequency locked loop (FLL circuit), in an electronics application (slave (3)) connected to a superior electronic system (master (1)), for example a process computer, from which the FLL circuit receives an external clock pulse signal (EX_CLK) with frequency stably generated message packets via a serial data bus (2) characterized in that the device, the FLL circuit, comprises an internal reference clock (IRC), a phase locked loop (PLL). circuit) for synchronizing a sampling signal (CLK_SMP) with the external clock signal (Ex_cLK) -a tuning control (TC) which increases or decreases the frequency of the internal reference clock (IRC) depending on a frequency comparison between the internal clock pulse signal CLK_IR) and the sampling signal (CLK_SMP) - variable frequency oscillators only

Device according to Claim 5, characterized in that the FLL circuit can be integrated on / in the IC circuit, for example ASIC circuits.

Device according to claim 6, characterized in that the FLL circuit comprises an edge detector (ED), to which the external clock pulse signal (EX_CLK) and the internal clock pulse signal (CLK_IR) are fed, both signals being sampled with the sampling signal (CLK_SMP), the edge detector (ED) the edge pulses (EX_EDGES) resp. the flank pulses

Device according to claim 7, characterized in that the PLL circuit of the FLL circuit uses the edge pulses (EX_EDGES) from the external clock pulse signal (EX_CLK) as a reference when a message packet occurs and the internal clock pulse pulse signal (CL_Rank) ( ) as reference. Switching between these references takes place by means of a multiplexer (MUX), controlled by a PLL control unit (PLL-C).

Device according to Claim 8, characterized in that the PLL circuit comprises a phase detector (PD), which is reset when the reference signal is switched. The phase detector (PD) emits the signal UP or the DOWN signal depending on the outcome of a phase comparison between the edge pulses (S_IR) and the edge pulses (EX_EDGES), which signals (UP / DOWN) affect a voltage controlled oscillator (VCO) to increase or decrease the frequency of the sampling signal (CLK_SMP).

Device according to one of Claims 7, 8 or 9, characterized in that the FLL circuit comprises a PLL control unit (PLL-C), which determines when a message packet starts resp. stops and outputs information about this by means of control signals (INTERNAL, HOLD, TIME_OUT) to the PLL circuit and the tuning control (TC).

Device according to claim 10, characterized in that the PLL control unit (PLL-C) generates a signal INTERNAL, which is active when a message packet is present.

Device according to claim 10, characterized in that the PLL control unit (PLL-C) generates a signal HOLD, which is active for a CLK_SMP period only at the beginning of a message packet resp. final.

Device according to claim 10, characterized in that the PLL control unit (PLL-C) generates a signal (TIME_OUT) which informs that a message packet has been terminated.