TW480404B - Memory card with signal processing element - Google Patents

Description

480404 五、發明說明（1) 發明背景 發明領域 本發明大體與其上有信號處理元件的記憶卡有關；且特 別是與當記憶體匯流排對信號處理元件是不可得時，其上 具有信號處理元件，以從選擇的位址接收資料並在其上執 行運作的記憶體S I MM s (單同軸記憶體模組）或D I MM s (雙同 軸記憶體模組）有關。 背景資訊 信號處理元件的使用，特別是數位信號處理元件 (D S P s )，正提出當成記憶卡和記憶板上的元件以使用在電 腦中。其目的是當那個記憶體未被系統利用時，允許D S P 使用記憶體的某些部分。藉由使記憶體充分地大的區塊可 為D S P使用，而不增加一完全分開的系統記憶體匯流排、 和額外的記憶體給DSP，這提供了重大的費用節省。這以 較低的成本產生較多的計算能力。然而，傳統上，只有當 系統未控制閒置空間的記憶體匯流排時，DSP才可存取記 憶體。這維持D S P空閒而因此，對相當時間期間低度利 用。 發明概要 依照本發明，提供一種具有一記憶體匯流排控制器的記 憶卡，該卡上有。一最好為一數位信號處理器（D S P )的信號 處理元件。該卡使用在一電腦系統中當成附加記憶體。另 外，提供在一電腦系統中使用一此種卡的方法。記憶體匯 流排控制器和信號處理元件規劃成，傳遞在卡上的記憶體

O:\64\64666.ptd 第6頁 480404 五、發明說明（2) 中所有位址、和從中央處理器所收到的相關資料，到它們 儲存於記憶體中的信號處理元件。信號處理元件規劃成對 那些位址和資料執行所選擇的運作，不論此信號處理元件 是否控制系統匯流排。這些運作可包括追蹤讀取/寫入運 作和這些運作的位置。此資訊可容易地由電腦系統存取， 和用來做記憶體最佳化。 當對D S P的控制是不可得時，也就是當系統控制記憶體 匯流排時，D S P也可π探測π記憶體匯流排。當D S P接收在它； 對記憶體中的處理之規定或正常範圍、或其他所選擇範圍 的位址時，記憶體匯流排控制器如它所收到的一樣傳遞位 址和資料到D S Ρ。在D S Ρ取得記憶體的控制之前，D S Ρ可擷_ 取資料和進行此資訊的”早期”處理或預先處理。 圖式概述 圖1是依照本發明其上裝設有一數位信號處理器（DSP)的 D I Μ Μ之一高階圖形；和 圖2是依照本發明D S Ρ的”探測”邏輯之一流程圖。 較佳具體實施例（s )詳述 現在參照那些圖式而，目前，圖1 ，本發明的一具體實 施例顯示為實施在有一中央處理器的一個人電腦6中。提 供一記憶體模組8，例如一 D I Μ Μ或S I Μ Μ，其包括具有同步 動態隨機存取記憶體（SDRAMs ) 12a到12h形式的多個記憶^ 晶片之一印刷電路卡10。（應該了解的是SDRAMs的數目可攀 能較多或較少，且它們可安排在一或更多的儲存區中，如 該項技藝中所廣為週知。）同步DRAMs 12a-12h，是傳統的·

480404 五、發明說明（3) SDRAMs ’配置和安排成儲存由電腦系統6寫入到它們的資 料位元和檢查位元兩者。SDRAMs 12a—12h的每一個有記憶 體位置13a-1 3h保留給目前將描述的一信號處理元件。電 路卡1 0有一記憶體匯流排，其包括一記憶體資料匯流排丨4 和一記憶體位址/控制匯流排1 6 ;也出現一系統時鐘線路 1 8 ’ 一等待線路2 〇和一中斷請求線路2 2。記憶體資料匯流 排1 4 ’記憶體位址/控制匯流排丨6，系統時鐘8，等待線路-20和中斷請求線路22全部連接到輸入/輸出連接器，有時· 稱為接腳26。那些輸入/輸出連接器26提供對系統記憶體 控制器28的一介面，其為中央處理器或電腦6之一部份。 系統記憶體控制器28也控制一週邊連接介面（pc I)匯流排_ 30(和其他可選擇地未顯示之匯流排）。pci匯流排3〇其上 有例如編碼3 2的裝置。 記憶卡1 0也有一記憶體匯流排控制器34，其連接到記憶 體資料匯流排1 4，記憶體位址/控制匯流排1 6，系統時鐘 1 8 ’等待線路2 〇，和中斷請求線路2 2。匯流排控制器3 4連 接到一信號處理元件3 6，其在較佳具體實施例中，是一數 位信號處理器（D SP )。一種特別地有用的DSP是由德州儀器 (Texas Instruments)公司所生產的TMS 320C54X系列的任 何一種。這個特定的DSP系列產品包括一外部快取或草稿馨 薄記憶體38。記憶體匯流排控制器34和DSP 36由，在記憶 體匯流排控制器34和DSP 36之間傳遞各種控制信號、位址· 和資料的，一晶片位址匯流排4〇、一晶片資料匯流排4 2和 控制線路44互相連接。另外，一中斷匯流排46和一指示器

第8頁 480404 五、發明說明（4) 匯流排48將匯流排控制器34連結到DSP 36。 記憶體資料匯流排1 4其上有f E T (場效電晶體）開關5 0。 (應該了解的是記憶體資料匯流排1 4由多重線路組成，每 —位元一條線路，且對每_位元線路有一FET 5 〇)。記憶 體資料匯流排1 4可能是一 8位元匯流排，一丨6位元匯流 排’一 3 2位元匯流排，或一 6 4位元匯流排，而的確包括無 論何種數目的資料線路的任何大小之資料匯流排是必需… 的。另外，在系統位址/控制匯流排16中有FET開關52。在 幸父佳具體實施例中系統時鐘線路丨8也連接到DSp 3 6 ;然 二’如果在卡上使用與中央處理器中所用的時序不同之時 斤’應該了解—分開的時鐘可提供給此DSP。然而，對大 事例的較佳具體實施例是使用系統時鐘以 憶體模組上的那些功能和㈣。 … =線5? ’ 5 8級成的一二線序列匯流排，提供來連接 器到二個接點26，此二接點26與系統記憶體控:; 記ίΖί說^插；的具體實施例，，記憶體是-附加 中，X你1a 本發明可結合在任何記憶體子系統 去4 ’匕疋否為一"可插接"附加記憶體。 Α二ί ^體t組未被中央處理器透過記憶體控制器28定址 取或寫入功能、或其他功能時，DSP的哞夕 置因：而當這些工作進行時，仙⑼和 組時，FETs是，^，如果，當中央處理器要存取記憶體模 s疋閉路的，而記憶體控制器2δ可定址記憶體資

第9頁 480404 五、發明說明（5) 料匯流1 4和記憶體位址/控制匯流排6 0上的記憶體模組8， 以對S D R A M s 1 2 a - 1 2 h往返執行傳統的讀取/寫入運作。 依照本發明，D S P 3 6執行幾種功能。這些功能中的一 種，是在記憶體匯流排控制器3 4的控制之下，從記憶體匯 流排控制器3 4接收系統來往寫入到D R A M s 1 2 a - 1 2 h、和從 其讀取之所有位址和相關的資料，不論那些位址是否是在 D S P範圍1 3 a - 1 3 h當中。一程式載入到D S P s快取記憶體3 8 中，其將對活動戳記時間和追蹤，舉例來說讀取和寫入的 數目和其中至少儲存了一些資料的位置。這個資訊由電腦 系統6藉由記憶體匯流排控制器3 4儲存和存取，且此資訊 利用作記憶體最佳化。這些運作可包括，舉例來說，但不 限制在，位址/資料的時域分析、和光譜分析（F F T或 D C T )，以決定記憶體中的熱門點。系統6可使用這個資料 將資料的分佈最佳化，和使執行效率最大化與將電力需求 減到最少。D S P 3 6的這個活動發生在系統，而非D S P，控 制記憶體的期間，因此增加D S P 3 6的利用。 D S P 3 6可執行的另一功能是對分配給D S P 3 6之記憶體晶 片12a -12h的區域13a - 13h中的那些位址（或如果需要，其 他所選擇的位址）之寫入π探測π系統匯流排。如果對這個 範圍中的一位址有一寫入，DSP 36可擷取位址和資料，並 執行任何必需的早期處理運作，即使D S Ρ 3 6不能夠存取記 憶體晶片1 2 a - 1 2 h。當收到來自電腦系統6的中央處理器之 資訊時，它儲存在快取記憶體38中，然後當預先處理的資 訊可用且儲存在快取記憶體3 8中時廢棄。然後當D S P 3 6取

O:\64\64666.ptd 第10頁 480404 五、發明說明（6) 得對DRAMs 12a-12h的存取時，它將會有預先處理的資訊 並能將此資訊以它處理過的形式寫入到所分配的位置 1 3 a - 1 3 h中的記憶體晶片位址。這些早期處理運作可包括 藉由執行一快速傅立葉轉換（Fourier Transforni)(FFT)決 定位址的頻率。也可執行資料壓縮，而且計算當成一類比 對數位轉換器的取樣器之有限脈衝回應（F I R)濾波器的輸 出，被寫入區域1 3 a - 1 3 h中的位址。 如果必要，舉例來說，如果匯流排控制器3 4以一比D S P 3 6快的速度運作，可提供匯流排控制器一緩衝區7 0給要寫 到DSP 36的資料。 圖2是描述用_以”探測π系統匯流排以使DSP 36執行早期 處理運作的程式之操作的流程圖。在主系統的初始化.之 後，如果探測程式還沒駐存，主處理器或中央處理器6載 入D S Ρ 3 6要執行的π探測π程式，進入快取或稿紙簿記憶體 3 8之内。（如果需要，探測程式可做成駐存在D S Ρ 3 6的快 取38中，以避免需要在中央處理器的初始化時載入此程 式。然而，讓此程式駐存在系統6中是較佳的，以便可使 用各種程式，而不只是那些永久地駐存到快取3 8之内 的。）電腦系統6的中央處理器使記憶體匯流排控制器探測 邏輯能夠探測D S Ρ 3 6中的邏輯，以”探測'’所選擇的位址範 圍，此範圍通常將在分配給D S Ρ 3 6的位址範圍當中，但也 可能包含在這個範圍之外的位址。然後電腦6啟動正常的 運作，以記憶體控制器如需要的存取DRAM記憶體 1 2 a - 1 2 h。在D S P 3 6中的π探測程式π監控記憶體匯流排控

O:\64\64666.ptd 第11頁 480404 五、發明說明（7) 制器34。

當發現在位址的π探測π邏輯或程式範圍當中之一位址 時，所發現的位址和相關的資料與存取的時間是缓衝健存 在緩衝區7 〇中（如有一個）’且一中斷從έ己憶體匯流排控φ|】 器在中斷匯流排4 6上送到D S P 3 6。（如果D S P 3 6的速度至 少是如記憶體匯流排控制器3 4的一樣快，那麼在記憶體匯 流排控制器3 4中可能不需要一緩衝區）。在如此的情況 中，位址，相關的資料和時間戳記直接地傳遞到D S P 3 6。 然後DSP 3 6存取在記憶體匯流排控制器3 4的緩衝區7 0中之 此位址和資料與時間戳記，並將此儲存在快取記憶體3 8 中0 然後DSP 36執行它所被規劃的無論何種處理演算法（舉 例來說F F T或F I T遽波器或資料壓縮）^處理的結果儲存在 快取記憶體38中，而不再需要的所接收資料被廢棄。 如果DSP 3+6未被核可對記憶體匯流排的存取，它繼續探 測記憶，匯流排控巧器在對它所規劃的範圍中之位址，且 接收和处理適當=貢料。當核可〇§{) 36 #DRAMs i2a_12h 的存取時，預先處理的結果從快取38寫入到DRAMs 12&-12^1中所指向的那些位^%#

f此’以此，，探測”功—能，DS°P 36可處理在任何預先規劃 的犯圍之位址中的責訊’即使 p 36未控制記憶體匯流 排0

第12頁

Claims (1)

1. 480404 六、申請專利範圍 1. 一種具有一中央處理單元的電腦系統之記憶體模組， 包含： 一印刷電路卡； 在該印刷電路卡上的記憶體晶片， 在該印刷電路卡上的一記憶體匯流排； 一記憶體匯流排控制元件，配置成與該記憶體晶片和 該記憶體匯流排通訊； 在該記憶體匯流排中的開關，以選擇地連接和分離該 記憶體匯流排和該中央處理單元； 一在該印刷電路卡上的信號處理元件，配置成經由該 記憶體匯流排控制元件與該記憶體匯流排控制元件和該等 記憶體晶片通訊， 在該記憶體匯流排控制元件中的程式規劃，以從中央 處理單元傳遞所選擇的位址和相關的資料到該信號處理元 件； 該信號處理元件規劃成對該所接收的資料操作；及 在該記憶體匯流排控制器中的該程式規劃，包括經由 該記憶體匯流排控制器選擇性地連接和分離該信號處理元 件與該等記憶體晶片的程式規劃。 2. 如申請專利範圍第1項之記憶體模組，其中該所選擇 的位址包括在該記憶卡上該記憶體晶片的所有位址。 3 ·如申請專利範圍第1項之記憶體模組，其中記憶體晶 片的區域保留給信號處理元件，而那些所選擇的位址包括 該保留的位址比記憶體晶片的所有位址少。

   O:\64\64666.ptd 第13頁 480404 t、申請專利範圍 4. 如申請專利範圍第1項之記憶體模組，其中在該信號 處理元件中的該程式規劃，包括當該信號處理元件與該記 憶體晶片分離時，執行資料處理功能的程式規劃。 5. 如申請專利範圍第4項之記憶體模組，其中在該信號 處理元件中的該程式規劃，包括當信號處理元件有該記憶 體晶片的存取權力時，寫入其所處理的資料到該記憶體晶 片的程式規劃。 6 ·如申請專利範圍第1項之記憶體模組，其中該信號處 理元件包括用來儲存從該中央處理單元所接收的資料之快 取記憶體。 7. 如申請專利範圍第1項之記憶體模組，其t該記憶體 匯流排控制元件包括從中央處理單元寫入所選擇的程式到 該信號處理元件之程式規劃。 8. 如申請專利範圍第1項之記憶體模組，其中該信號處 理元件是一數位信號處理器。 9. 如申請專利範圍第2項之記憶體模組，其中在該信號 處理元件中的該程式規劃，包括執行光譜分析以決定該記 憶體中的熱門部位之程式規劃。 1 0.如申請專利範圍第3項之記憶體模組，其中在該信號 處理元件中的該程式規劃，包括執行從快速傅立葉轉換、 資料壓縮、和有限脈衝回應濾波器的群體中所選擇出的至 少一運作之程式規劃。 1 1. 一種含有一中央處理單元的電腦系統，包括一記憶 體子系統，該記憶體子系統包含：

   第14頁 480404 六、申請專利範圍 記憶體晶片； 一記憶體匯流排； 一記憶體匯流排控制元件，配置成與該記憶體晶片和 該記憶體匯流排通訊； 在該記憶體匯流排中的開關，以選擇地連接和分離該 記憶體匯流排和該中央處理單元； 一信號處理元件，配置成經由該記憶體匯流排控制元 件與該記憶體匯流排控制元件及該等記憶體晶片通訊； 在該記憶體匯流排控制元件中的程式規劃，以從中央 處理單元傳遞所選擇的位址和相關的資料到該信號處理元 件； 該信號處理元件規劃成對該所接收的資料操作；及 在該記憶體匯流排控制器中的該程式規劃，包括經由 該記憶體匯流排控制器選擇性地連接和分離該信號處理元 件與該等記憶體晶片的程式規劃。 1 2 ·如申請專利範圍第1 1項之電腦系統，其中該所選擇 的位址包括在該記憶卡上該記憶體晶片的所有位址。 1 3 ·如申請專利範圍第1 1項之電腦系統，其中記憶體晶 片的區域保留給信號處理元件，而那些所選擇的位址包括 該保留的位址比記憶體晶片的所有位址少。 1 4.如申請專利範圍第1 1項之電腦系統，其中在該信號 處理元件中的該程式規劃，包括當該信號處理元件與該記 憶體晶片分離時，執行資料處理功能的程式規劃。 1 5.如申請專利範圍第1 4項之電腦系統，其中在該信號

   第15頁 480404 六、申請專利範圍 處理元件中的該程式規劃，包括當信號處理元件有該記憶 體晶片的存取權力時，寫入其所處理的資料到該記憶體晶 片的程式規劃。 1 6 ·如申請專利範圍第1 1項之電腦系統，其中該信號處 理元件包括用來儲存從該中央處理單元所接收的資料之快 取記憶體。 \ 1 7 ·如申請專利範圍第1 1項之電腦系統，其中該記憶體 匯流排控制元件包括從中央處理單元寫入所選擇的程式到 該信號處理元件之程式規劃。

   1 8 ·如申請專利範圍第1 1項之電腦系統，其中該信號處 理元件是一數位信號處理器。 1 9 ·如申請專利範圍第1 2項之電腦系統，其中在該信號 處理元件中的該程式規劃，包括執行光譜分析以決定該記 憶體中的熱門部位之程式規劃。 2 〇.如申請專利範圍第1 3項之電腦系統，其中在該信號 處理元件中的該程式規劃，包括執行從快速傅立葉轉換、 資料壓縮、和有限脈衝回應濾波器的群體中所選擇出的至 少一運作之程式規劃。

   2 1. —種操作連接到電腦系統的一中央處理單元之一記 憶體子系統的方法，且其t該記憶體子系統具有可選擇性 地連接到中央處理單元且由一記憶體匯流排控制元件控制 的一記憶體匯流排和一連接至記憶體匯流排控制元件之信 號處理元件，包含下列之步驟： 從中央處理單元傳遞所選擇的位址和相關的資料到該

   第16頁 480404 六、申請專利範圍 信號處理元件； 在該信號處理元件中執行來自該中央處理單元所傳遞 的該資料之操作；及 經由該記憶體匯流排控制元件，選擇性地連接該信號 處理元件至該等記憶體晶片或該中央處理單元。 2 2 ·如申請專利範圍第2 1項冬方法，其中該所選擇的位 址包括在該記憶卡上該記憶體晶片的所有位址。 2 3 ·如申請專利範圍第2 1項之方法，其中記憶體晶片的 區域保留給信號處理元件，而那些所選擇名位址包括該保 留的位址比記憶體晶片的所有位址少。 2 4.如申請專利範圍第21項之方法，其中當該信號處理 元件與該記憶體晶片分離時，該信號處理元件執行資料處 理功能。 2 5.如申請專利範圍第24項之方法，其中當信號處理元 件有該記憶體晶片的存取權力時，該處理元件寫入其所處 理的資料到該記憶體晶片。 2 6.如申請專利範圍第2 1項之方法，其中該信號處理元 件包括用來儲存從該中央處理單元所接收的資料之快取記 憶體。 2 7.如申請專利範圍第2 1項之方法，其中該記憶體匯流 排控制元件包括從中央處理單元寫入所選擇的程式到該信 號處理元件之程式規劃。 2 8.如申請專利範圍第2 1項之方法，其中該信號處理元 件是一數位信號處理器。

   第17頁 480404 六、申請專利範圍 2 9.如申請專利範圍第2 2項之方法，其中該信號處理元 件執行光譜分析以決定該記憶體中的熱門部位。 3 〇 ·如申請專利範圍第2 1項之方法，其中該信號處理元 件執行從快速傅立葉轉換、資料壓縮、和有限脈衝回應濾 波器的群體中所選擇出的至少一運作。 3 1 ·如申請專利範圍第1項之記憶體模組，進一步特徵在 於該記憶體匯流排控制器中的一缓衝區，供在該信號處理 元件擷取之前，暫時儲存資料、位址、和時間資訊。 3 2 ·如申請專利範圍第1 1項之電腦系統，進一步特徵在 於該記憶體匯流排控制器中的一緩衝區，供在該信號處理 元件擷取之前，暫時儲存資料、位址、和時間資訊。 3 3 ·如申請專利範圍第2 1項之方法，進一步特徵在於該 記憶體匯流排控制器中的一緩衝區，供在該信號處理元件 操取之前’暫時儲存貧料、位址、和時間資訊。

   第18頁