JP3771456B2

JP3771456B2 - Liquid crystal display device and thin film transistor manufacturing method

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Publication number: JP3771456B2
Application number: JP2001061090A
Authority: JP
Inventors: 秀次野村; 孝洋落合; 隆太郎桶
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2006-04-26
Anticipated expiration: 2021-03-06
Also published as: JP2002258324A

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、たとえばアクティブ・マトリックス型における薄膜トラジスタの改良に関する。
【０００２】
【従来の技術】
アクティブ・マトリックス型の液晶表示装置は、液晶を介して対向配置される各透明基板の一方の透明基板の液晶側の面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線と、ｙ方向に延在しｘ方向に並設されるドレイン信号線とが形成され、これら各信号線で囲まれた領域を画素領域としている。
そして、各画素領域には、片側のゲート信号線からの走査信号によって作動される薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とを備えている。
この画素電極は、各透明基板のうちいずれかに形成した対向電極との間に電界を発生せしめ、この電界によって液晶の光透過率を制御せしめている。
ここで、前記薄膜トランジスタは、ゲート信号線の一部をゲート電極とし、このゲート電極の上層に絶縁膜および半導体層が順次形成され、該半導体層の上面にドレイン信号線に接続される一方の電極（以下、この明細書ではドレイン電極と称す）および画素電極に接続される他方の電極（以下、この明細書ではソース電極と称す）が形成されたいわゆる逆スタガ構造のＭＩＳ（Metal-Insulator-Semiconductor）型トランジスタの構成からなるものが知られている。そして、このように構成された薄膜トランジスタはたとえばＳｉＮからなる保護膜によって被覆され、液晶との直接の接触を回避するようになっている。液晶と直接接触すると該薄膜トランジスタの特性が劣化してしまうからである。
【０００３】
【発明が解決しようとする課題】
しかし、このように構成される液晶表示装置は、薄膜トランジスタの半導体層（およびその上面に形成された各電極）が島状に、すなわち閉じられた領域として形成されるために、その部分が突出した部分として形成され、その側壁には比較的急俊な段差が形成されていた。
このため、薄膜トランジスタを被う保護膜を形成した場合に該段差の部分において該保護膜が充分に形成され難く、該保護膜が該段差を充分に被覆しない部分、所謂該段差上での該保護膜のカバレッジ（coverage of the protective film/layer,以下、単にカバレッジと記す）が良好でない部分が液晶表示装置を構成する基板上にしばしば出現した。その結果、この保護膜の上部に形成される画素電極が、上記保護膜のカバレッジが不十分な段差上またはその周辺で断線することが指摘された。
本発明は、このような事情に基づいてなされたものであり、保護膜等のカバレッジを良好にできる液晶表示装置を提供するにある。
【０００４】
【課題を解決するための手段】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明による液晶表示装置は、たとえば、基板上の各画素領域に薄膜トランジスタを備える液晶表示装置であって、前記薄膜トランジスタは、前記基板側からゲート電極、絶縁膜、島状からなる半導体層、この半導体層の上面に形成された一対の電極が形成され、前記半導体層の輪郭に相当する側壁がなだらかに形成され、該側壁の前記基板に対する角度が前記一対の電極の互いに対向する側壁の前記基板に対する角度よりも小さく構成されていることを特徴とするものである。
このように構成した液晶表示装置は、その薄膜トランジスタの半導体層の輪郭に相当する側壁が極めてなだらかに形成されていることから、この薄膜トランジスタを被うようにして形成される保護膜等のカバレッジを良好にできる。
【０００５】
本発明による液晶表示装置の別の一例は、その間に液晶層が封止された一対の基板と、この一対の基板の一方の主面（上記液晶層側の主面）に形成された第１の方向に延びる第１導体層と、上記第１導体層上に形成された第１絶縁膜と、上記第１の方向に交差する第２の方向に延び且つ上記第１導体層を跨ぐように上記第１絶縁膜上に形成された半導体層及びこの半導体層上に形成された第２導体層と、上記第２導体層、上記半導体層並びに上記第１絶縁膜の上部に形成される第２絶縁膜と、上記第２導体層上に形成された上記第２絶縁膜の開口内で第２導体層に接し且つこの開口から上記第２絶縁膜上に延びるように形成される第３の導体層とを有し、上記第１導体層上において上記第２導体層は互いに対向し合うように分断され且つ上記半導体層はこの第２導体層が分断される領域で薄くされ、この第２導体層の分断領域を挾んで対向する第２導体層及び半導体層の側面の傾斜に比べて、上記第３導体層の下部に形成された上記半導体層及び上記第２導体層の側面（端面）の傾斜は緩やかであることに特徴を有する。
【０００６】
上記第１導体層は、たとえばゲート電極と呼ばれる金属層又は合金層からなる。上記第２導体層は、たとえば金属層または合金層からなり、第１導体層上部で分断されることで上記半導体層とともに電界効果型トランジスタを構成する。この場合、分断された第２導体層の一方はソース電極と、他方はドレイン電極とそれぞれ呼ばれる。上記第３導体層は、たとえばインジウム−錫−酸化物やインジウム−亜鉛−酸化物からなる酸化物導電材料（半導体的な性格を示すこともある）からなる。上記半導体層は、たとえば、その上記第２導電層との接合界面に沿って、その他の部分よりも高い濃度のｎ型の不純物を有する。この領域は、たとえば不純物を人為的に導入して形成される。この場合、上記第２導体層の分断領域において、半導体層はその不純物導入領域が分断されるように、その層厚が第２導体層の分断領域を挾む部分におけるそれの９０％以下、たとえば８０〜４０％のいずれかに減じられている。上記半導体層および第２導体層の側面（端面）の傾斜は、たとえば、巨視的にみたそれぞれのエッチング面の基板主面に対する角度として規定され、偶発的にエッチング面に生じた凹凸は局所的である限り、無視してもよい。
【０００７】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
実施例１．
《等価回路》
図２は本発明による液晶表示装置の一実施例を示す等価回路図である。同図は回路図であるが、実際の幾何学的配置に対応して描かれている。
同図において、透明基板ＳＵＢ１があり、この透明基板ＳＵＢ１は液晶を介して他の透明基板ＳＵＢ２と対向して配置されている。
【０００８】
前記透明基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、このゲート信号線ＧＬと絶縁されてｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬとが形成され、これら各信号線で囲まれる矩形状の領域が画素領域（図中点線枠Ａに示す）となり、これら各画素領域の集合によって表示部ＡＲを構成するようになっている。
【０００９】
各画素領域には、一方のゲート信号線ＧＬからの走査信号（電圧）の供給によって駆動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方のドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸが形成されている。
【００１０】
また、画素電極ＰＸと前記一方のゲート信号線ＧＬと隣接する他方のゲート信号線ＧＬとの間には容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄによって、前記薄膜トランジスタＴＦＴがオフした際に、画素電極ＰＸに供給された映像信号を長く蓄積させるようになっている。
【００１１】
各画素領域における画素電極ＰＸは、液晶を介して対向配置される他方の透明基板ＳＵＢ２の液晶側の面にて各画素領域に共通に形成された対向電極ＣＴ（図示せず）との間に電界を発生せしめるようになっており、これにより各電極の間の液晶の光透過率を制御するようになっている。
【００１２】
各ゲート信号線ＧＬの一端は透明基板の一辺側（図中左側）に延在され、その延在部は該透明基板ＳＵＢ１に搭載される垂直走査回路からなる半導体集積回路ＧＤＲＣのバンプと接続される端子部ＧＴＭが形成され、また、各ドレイン信号線ＤＬの一端も透明基板ＳＵＢ１の一辺側（図中上側）に延在され、その延在部は該透明基板ＳＵＢ１に搭載される映像信号駆動回路からなる半導体集積回路ＤＤＲＣのバンプと接続される端子部ＤＴＭが形成されている。
【００１３】
半導体集積回路ＧＤＲＣ、ＤＤＲＣはそれぞれ、それ自体が透明基板ＳＵＢ１上に完全に搭載されたもので、いわゆるＣＯＧ（チップオングラス）方式と称されている。
【００１４】
半導体集積回路ＧＤＲＣ、ＤＤＲＣの入力側の各バンプも透明基板ＳＵＢ１に形成された端子部ＧＴＭ２、ＤＴＭ２にそれぞれ接続されるようになっており、これら各端子部ＧＴＭ２、ＤＴＭ２は各配線層を介して透明基板ＳＵＢ１の周辺のうち最も端面に近い部分にそれぞれ配置された端子部ＧＴＭ３、ＤＴＭ３に接続されるようになっている。
【００１５】
前記透明基板ＳＵＢ２は、前記半導体集積回路が搭載される領域を回避するようにして透明基板ＳＵＢ１と対向配置され、該透明基板ＳＵＢ１よりも小さな面積となっている。
【００１６】
そして、透明基板ＳＵＢ１に対する透明基板ＳＵＢ２の固定は、該透明基板ＳＵＢ２の周辺に形成されたシール材ＳＬによってなされ、このシール材ＳＬは透明基板ＳＵＢ１、ＳＵＢ２の間の液晶を封止する機能も兼ねている。
【００１７】
なお、上述した説明では、ＣＯＧ方式を用いた液晶表示装置について説明したものであるが、本発明はＴＣＰ方式のものであっても適用できる。ここで、ＴＣＰ方式とは、半導体集積回路がテープキャリア方式によって形成されたもので、その出力端子が透明基板ＳＵＢ１に形成された端子部に接続され、入力端子が該透明基板ＳＵＢ１に近接して配置されるプリント基板上の端子部に接続されるようになっている。
【００１８】
《画素の構成》
図３は透明基板ＳＵＢ１の一画素領域の構成を示す平面図であり、図２の点線枠Ａに示す部分に相当する図面である。
また、図１は図３のＩ−Ｉ線における断面図を示し、図４は図３のIV−IV線における断面図を示している。
【００１９】
図３において、まず、透明基板ＳＵＢ１の液晶側の面に図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
このゲート信号線ＧＬは、その一部において画素領域側に突出する突出部が形成され、この突出部は後述の薄膜トランジスタＴＦＴのゲート電極ＧＴとしての機能を有するようになっている。
【００２０】
そして、このゲート信号線ＧＬをも被って透明基板ＳＵＢ１の面にたとえばＳｉＮからなる絶縁膜ＧＩが形成されている。
この絶縁膜ＧＩは、後述のドイレン信号線ＤＬに対してはゲート信号線ＧＬとの層間絶縁膜としての機能、後述の薄膜トランジスタＴＦＴに対してはそのゲート絶縁膜としての機能、後述の容量素子Ｃａｄｄに対してはその誘電体膜としての機能を有するようになっている。
【００２１】
前記ゲート電極ＧＴと重畳する絶縁膜ＧＩの表面にて、たとえばａ−Ｓｉからなるｉ型（真性：導電型決定不純物がドープされていない）の半導体層ＡＳ０が形成されている。
【００２２】
この半導体層ＡＳ０は、その上面にドレイン電極ＳＤ１およびソース電極ＳＤ２を形成することによって、いわゆる逆スタガ構造のＭＩＳ型トラシジスタの半導体層となるものである。
【００２３】
この薄膜トランジスタＴＦＴのドレイン電極ＳＤ１およびソース電極ＳＤ２は、前記絶縁膜ＧＩ上に形成されるドレイン信号線ＤＬと同時に形成されるようになっている。
【００２４】
すなわち、図中ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬの一部を前記半導体層ＡＳ０の上面にまで延在させて形成することにより、その延在部は薄膜トランジスタＴＦＴのドレイン電極ＳＤ１として形成される。
【００２５】
また、この時、前記ドレイン電極ＳＤ１と離間（薄膜トランジスタＴＦＴのチャネル幅に相当する）させて形成された電極がソース電極ＳＤ２となる。このソース電極ＳＤ２は後述の画素電極ＰＸと接続されるもので、その接続部を確保するために、画素領域の中央側に若干延在させた延在部を有するパターンとなっている。
【００２６】
なお、ドレイン電極ＳＤ１、ソース電極ＳＤ２の半導体層ＡＳ０との界面には高濃度の不純物がドープされた半導体層が形成され、この半導体層ＡＳ１はコンタクト層として機能するようになっている。
【００２７】
前記半導体層ＡＳ０を形成した後、その表面に不純物がドープされた膜厚の薄い半導体層ＡＳ１を形成し、ドレイン電極ＳＤ１およびソース電極ＳＤ２を形成した後に、前記各電極をマスクとして、それから露出された半導体層ＡＳ０をエッチングすることにより、上述した構成とすることができる。
【００２８】
そして、このようにドレイン信号線ＤＬ（ドレイン電極ＳＤ１、ソース電極ＳＤ２）が形成された透明基板ＳＵＢ１の表面には、該ドレイン信号線ＤＬ等をも被ってたとえばＳｉＮからなる保護膜ＰＳＶが形成されている。
【００２９】
この保護膜ＰＳＶは薄膜トランジスタＴＦＴの液晶との直接の接触を回避するため等に設けられるもので、前記薄膜トランジスタＴＦＴのソース電極ＳＤ２の延在部の一部を露出させるためのコンタクトホールＣＨが形成されている。
また、この保護膜ＰＳＶの上面には画素領域の大部分を被ってたとえばＩＴＯ（Indium-Tin-Oxide）膜からなる透明の画素電極ＰＸが形成されている。
【００３０】
この画素電極ＰＸは、保護膜ＰＳＶの前記コンタクトホールＣＨをも被うようにして形成され、これにより薄膜トランジスタＴＦＴのソース電極ＳＤ２と接続されるようになっている。
【００３１】
さらに、このように画素電極ＰＸが形成された透明基板ＳＵＢ１の表面には、該画素電極ＰＸをも被って図示しない配向膜が形成されている。この配向膜はたとえば樹脂からなり、その表面には一定方向にラビング処理がなされている。この配向膜は液晶と接触するようになって、該液晶の初期配向方向を決定するようになっている。
【００３２】
《薄膜トランジスタＴＦＴ》
この薄膜トランジスタＴＦＴの構造の特徴は、まず、図３の平面図に示すように、半導体層ＡＳ０、コンタクト層ＡＳ１、ドレイン電極ＳＤ１およびソース電極ＳＤ２が一括で選択エッチングされていることにある。
このようにすることにより、薄膜トランジスタＴＦＴの製造工数の低減、ひいては液晶表示装置の製造工数の低減の効果を奏するようになる。
【００３３】
このようにして薄膜トランジスタＴＦＴが形成されることから、半導体層ＡＳ０に対するコンタクト層ＡＳ１の段差、コンタクト層ＡＳ１に対するドレイン電極ＳＤ１およびソース電極ＳＤ２の段差のないものとして形成される。（なお、ドレイン電極ＳＤ１およびソース電極ＳＤ２はそれぞれ分離させて形成されるため、この部分においてはコンタクト層との間に段差を有する。）
【００３４】
また、図１は図３のＩ−Ｉ線における断面図で、薄膜トランジスタＴＦＴの断面図を示している。
この図において、半導体層ＡＳ０、コンタクト層ＡＳ１、ドレイン電極ＳＤ１およびソース電極ＳＤ２の順次積層からなる積層体の輪郭部に相当する側壁はなだらかに形成されている。
【００３５】
これにより、図３のIV−IV線における断面図である図４に示すように、薄膜トランジスタＴＦＴを被って形成される保護膜ＰＳＶにおいて、そのカバレッジが良好となる効果を奏する。
【００３６】
なお、図５は図４に対応する従来の構成を示すもので、半導体層ＡＳ０、コンタクト層ＡＳ１、ドレイン電極ＳＤ１およびソース電極ＳＤ２の順次積層からなる積層体の輪郭部に相当する側壁が急俊なため、この部分において保護膜ＰＳＶが充分に堆積できず、画素電極ＰＸが断線する危惧を有する。
【００３７】
そして、半導体層ＡＳ０、コンタクト層ＡＳ１、ドレイン電極ＳＤ１およびソース電極ＳＤ２の順次積層からなる積層体の輪郭部に相当する側壁の透明基板ＳＵＢ１に対する角度θは、分離されて形成されたドレイン電極ＳＤ１およびソース電極ＳＤ２の各対向面（側壁）の透明基板ＳＵＢ１に対する角度ψよりも充分小さく形成されていることにある。
【００３８】
このことは、半導体層ＡＳ０の輪郭に相当する側壁の透明基板ＳＵＢ１に対する角度が前記一対の電極の互いに対向する側壁の透明基板ＳＵＢ１に対する角度よりも小さく形成されていることと同義である。
【００３９】
また、ドレイン電極ＳＤ１およびソース電極ＳＤ２の各対向部における領域（チャネル領域）は、コンタクト層ＡＳ１が除去されて半導体層ＡＳ０に到るまでの凹陥部が形成されている。コンタクト層ＡＳ１を構成する材料の残渣によって薄膜トランジスタＴＦＴのドレイン領域とソース領域との電気的短絡の発生を回避せんがためである。
【００４０】
このため、半導体層ＡＳ０の輪郭に相当する側壁の透明基板ＳＵＢ１に対する角度が前記一対の電極の間の半導体層ＡＳ０に形成された前記凹陥部の側壁の透明基板ＳＵＢ１に対する角度よりも小さく形成されている。
【００４１】
《製造方法》
以下、上述した薄膜トランジスタＴＦＴの製造方法の一実施例を図６（ａ）ないし（ｅ）に基づいて説明をする。
【００４２】
工程１．（図６（ａ））
まず、透明基板ＳＵＢ１の液晶側の面にはゲート信号線ＧＬが形成され、このゲート信号線ＧＬをも被ってたとえばＳｉＮからなる絶縁膜ＧＩ、ａ−Ｓｉからなる半導体層ＡＳ０、この半導体層ＡＳ０の表面に高濃度のｎ型の不純物がドープされたコンタクト層ＡＳ１、および金属からなる導電層ＳＤが形成されているものを用意する。
【００４３】
ここで、導電層ＳＤは、Ｍｏ、ＭｏＷ、Ｗ等から形成されている。また、Ｔｉ／Ａｌ／Ｔｉ等であってもよい。
これら導電層ＳＤ等をフォトリソグラフィ技術で選択エッチングするため、そのマスクの材料となるフォトレジスト膜ＰＲを透明基板ＳＵＢ１の全域に形成する。
【００４４】
そして、このフォトレジスト膜ＰＲに選択露光させるためのフォトマスクＭＳＵＢを該フォトレジスト膜の上方に配置させて、該フォトマスクＭＳＵＢを介して露光を行う。
この場合のフォトマスクＭＳＵＢは、その表面にたとえば図７に示したパターンからなる遮光膜を有したものとなっている。
【００４５】
図７は、その図中ｙ方向に延在するドレイン信号線ＤＬのパターンに対応させた遮光膜、この遮光膜と一体となって図中ｘ方向に延在するドレイン電極ＳＤ１のパターンに対応させた遮光膜、この遮光膜と若干離間されてやはり図中ｘ方向に延在するソース電極ＳＤ２のパターンに対応された遮光膜とが形成され（これら各遮光膜を図中Ｍ１と記している）、これら各遮光膜の周辺には複数の線状のパターンからなる遮光膜が該各遮光膜を複数重に囲むようにして形成されている（この遮光膜を図中Ｍ３と記している）。また、ドレイン電極ＳＤ１とソース電極ＳＤ２のパターンの間には、Ｍ３と記した遮光膜も形成されているが、他の線状の遮光膜も形成されている（この遮光膜を図中Ｍ２と記している）。
【００４６】
すなわち、このようなフォトマスクＭＳＵＢを用いることによって、露光を完全に遮る部分と、露光を充分に行う部分と、それらの部分の境界の部分においてほぼ中間程度の露光（ハーフ露光と称される）を行う部分を形成するようにしている。
【００４７】
したがって、このハーフ露光における露光量をどの程度にするかは、本発明の効果を充分なものとするために重要になってくるが、図７に示したパターンの場合、その線状の遮光膜の幅、隣接する他の遮光膜の間隙をどのくらいにするかによって制御できるようになる。
【００４８】
このようなフォトマスクＭＳＵＢを介して前記フォトレジスト膜ＰＲを露光し、該フォトレジスト膜を現像した場合、図６（ａ）に示すように、前記フォトマスクＭＳＵＢの対応する遮光膜に応じて膜厚がそれぞれ異なるフォトレジスト膜ＰＲが残存するようになる。
【００４９】
すなわち、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域上のフォトレジスト膜ＰＲはほぼ完全な状態で（当初のフォトレジスト膜の厚さで）残存し（図中ＰＲ１で示している）、それらの周辺、すなわちハーフ露光された部分はなだらかな斜面を有して形成されるようになる（図中ＰＲ３で示している）。ここで、ドレイン電極ＳＤ１とソース電極ＳＤ２の間の領域にあってはフォトレジスト膜が完全に除去し得ず（図中ＰＲ２で示している）、前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０の後述するエッチングに充分耐え得る膜厚で残存するようになる。
【００５０】
工程２．（図６（ｂ））
このように残存されたフォトレジスト膜ＰＲをマスクとして、前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０をたとえばプラズマエッチングによって選択エッチングする。この際に、フォトレジスト膜ＰＲもその表面から若干のエッチングがなされる。
【００５１】
ここで、前記導電膜ＳＤがＭｏ、ＭｏＷ、Ｗ等で形成されている場合には、フッ素系（ＳＦ₆、ＳＦ₆／Ｏ₂）または塩素系（Ｃｌ₂、Ｃｌ₂／Ｏ₂）のプラズマエッチングをし、Ｔｉ／Ａｌ／Ｔｉ等で形成されている場合には、塩素系（Ｃｌ₂）のプラズマエッチングをすることが好ましい。
【００５２】
この工程では、プラズマエッチングの初期の段階を示し、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域上においてはいまだフォトレジスト膜が残存している（図中ＰＲ２で示す）。
【００５３】
そして、該領域を除いてドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域以外の前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０は順次エッチングされる。
【００５４】
この場合、該領域を除くドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域以外の前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０の側壁に相当する部分には極めてなだらかな斜面が形成されるようになる。現時点では消失しているがこの部分のフォトレジスト膜ＰＲ３は極めてなだらかな斜面を有して形成されていたからである。
【００５５】
すなわち、フォトレジスト膜ＰＲ３をなだらかな斜面で形成すれば、その程度に応じて前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０の側壁がなだらかに形成されることになる。
【００５６】
工程３．（図６（ｃ））
さらに、エッチングを継続することにより、ドレイン電極ＳＤ１とソース電極ＳＤ２とのそれぞれの各形成領域の間におけるフォトレジスト膜ＰＲ２のエッチングが進む。その結果、これらの形成領域（後述の薄膜トランジスタＴＦＴのチャネル部に相当する領域）からフォトレジスト膜ＰＲ２は完全に除去され、これらの形成領域間に導電層が顕われる。
この場合に残存するフォトレジスト膜ＰＲ１は、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域上になる。
【００５７】
そして、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域およびドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域の前記導電膜、半導体層、絶縁膜の側壁に相当する部分もエッチングが進行し、その部分の傾斜は除々に大きくなってくる。
この部分は既にフォトレジスト膜（ＰＲ３）が消失しており、前記斜面のうちその層厚が小さい方からエッチング速度が高まるからである。
【００５８】
また、前述のようなハロゲン系化合物のガスを用いたプラズマ・エッチングの継続に代えて、たとえば酸素プラズマ・アッシング（Ashing）処理で、薄膜トランジスタＴＦＴのチャネル部に相当する領域に位置する（換言すれば、チャネル部上の）導電層ＳＤの上面に形成されたフォトレジスト膜ＰＲ２を完全に除去し、この導電層ＳＤを露出させることもできる。
【００５９】
工程４．（図６（ｄ））
さらにエッチングを継続していくことによって、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域における導電層ＳＤがエッチングされ、その下層のコンタクト層ＡＳ１が露出されるようになる。
この際、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域およびドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域の前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０の側壁に相当する部分もエッチングが進行し、その部分の傾斜の増大は除々に進行する。
【００６０】
工程５．（図６（ｅ））
さらにエッチングを継続していくことによって、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域におけるコンタクト層ＡＳ１が完全にエッチングされ、その下層の半導体層ＡＳ０が露出されるが、さらにエッチングを継続させることによって、ここの部分のコンタクト層ＡＳ１を完全に分断させるようにする。残存されたコンタクト層ＡＳ１によって薄膜トランジスタのドレイン領域とソース領域との電気的な接続がなされてしまうことを回避するためである。
【００６１】
この際、ドレイン電極ＳＤ１とソース電極ＳＤ２の各形成領域の間の領域およびドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２の形成領域の前記導電膜ＳＤ、半導体層ＡＳ１、ＡＳ０の側壁に相当する部分もエッチングがなされ、その部分の傾斜の増大は除々になされる。
その後、残存されているフォトレジスト膜ＰＲ１を除去することにより、薄膜トランジスタＴＦＴは完成される。
【００６２】
このようにして形成される薄膜トランジスタＴＦＴにおいて、少なくともその半導体層ＡＳ０（半導体層ＡＳ１を含めてもよい）の側壁の斜面は、エッチング時間が極めて多くなるにも拘らず、チャネル部における前記凹陥部の側壁の斜面よりもなだらかに形成されることになる。
【００６３】
ここの部分におけるエッチングは、フォトマスクＭＳＵＢの遮光膜Ｍ３によるハーフ露光によって形成された傾斜のなだらかなフォトレジスト膜ＰＲ３をマスクとしてなされるからである。
【００６４】
実施例２．
図８（ａ）は、上述した製造方法で用いられるフォトマスクＭＳＵＢの他の実施例を示す図で、図７に対応した図となっている。
ドレイン電極ＳＤ１（ドレイン信号線ＤＬ）およびソース電極ＳＤ２に相当するパターンの周辺にそれらパターンを囲むようにして線状のパターンが複数重に形成されているが、そのうち外周に配置されるパターンは点線状に形成したものとなっている（図中ＳＬＴ１で示す）。
このよう構成したフォトマスクＭＳＵＢによってフォトレジスト膜に露光をした場合、残存するフォトレジスト膜ＰＲ１は、図８（ｂ）に示すように、その周辺がなだらかに形成されるとともに、その端辺が波打つようにして形成される。
そして、このフォトレジスト膜ＰＲ１をマスクとして、導電層ＳＤ、半導体層ＡＳ１、半導体層ＡＳ０を一括エッチングした場合、残存するそれらの積層体の側壁は極めてなだらかな斜面が形成されるようになる。
【００６５】
実施例３．
図９は、上述した製造方法で用いられるフォトマスクＭＳＵＢの他の実施例を示す図で、図６（ａ）に対応した図となっている。
図６（ａ）の場合と異なる構成は、完全に光を遮光する遮光膜（図中Ｍ１で示す）とハーフ露光させるための遮光膜（図中Ｍ２、Ｍ３で示す）とを透明導電膜ＭＬを介して異なる層で形成したことにある。
この場合において、フォトマスクＭＳＵＢの遮光膜によるパターンをフォトレジスト膜ＰＲに結像させる際に、図中Ｍ１で示した遮光膜に焦点を合わせた場合、図中Ｍ２、Ｍ３で示した遮光膜はその焦点がぼけ、ハーフ露光の信頼性を向上させることができる効果を奏する。
【００６６】
【発明の効果】
以上、説明したことから明らかなように、本発明による液晶表示装置によれば、その薄膜トランジスタを被う保護膜等のカバレッジを良好にできる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の薄膜トランジスタの一実施例を示す断面図で、図３のＩ−Ｉ線における断面図である。
【図２】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図３】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図４】本発明による液晶表示装置の効果を示す断面図で、図３のIV−IV線における断面図である。
【図５】従来の液晶表示装置の一例を示す断面図で、図４に対応した図である。
【図６】本発明による液晶表示装置の製造方法の一実施例を示す工程図である。
【図７】本発明による液晶表示装置の製造方法に用いられるフォトマスクの一実施例を示す要部平面図である。
【図８】本発明による液晶表示装置の製造方法に用いられるフォトマスクの他の実施例を示す要部平面図である。
【図９】本発明による液晶表示装置の製造方法に用いられるフォトマスクの他の実施例を示す要部平面図である。
【符号の説明】
ＧＴ…ゲート電極、ＧＩ…絶縁膜、ＡＳ０…半導体層、ＡＳ１…コンタクト層、ＳＤ…導電層、ＳＤ１…ドレイン層、ＳＤ２…ソース層、ＰＳＶ…保護膜、ＣＨ…コンタクト孔、ＰＸ…画素電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device, for example, an improvement of a thin film transistor in an active matrix type.
[0002]
[Prior art]
An active matrix type liquid crystal display device has a gate signal line that extends in the x direction and is arranged in parallel in the y direction on one liquid crystal side surface of each transparent substrate facing each other through liquid crystal. And drain signal lines extending in the y direction and juxtaposed in the x direction are formed, and a region surrounded by these signal lines is defined as a pixel region.
Each pixel region includes a thin film transistor operated by a scanning signal from one side gate signal line and a pixel electrode to which a video signal from one side drain signal line is supplied via the thin film transistor.
This pixel electrode generates an electric field between the counter electrode formed on one of the transparent substrates and controls the light transmittance of the liquid crystal by this electric field.
Here, in the thin film transistor, a part of the gate signal line is a gate electrode, an insulating film and a semiconductor layer are sequentially formed on the gate electrode, and one electrode connected to the drain signal line on the upper surface of the semiconductor layer. (Hereinafter referred to as a drain electrode in this specification) and a so-called inverted staggered MIS (Metal-Insulator-Semiconductor) in which the other electrode connected to the pixel electrode (hereinafter referred to as a source electrode in this specification) is formed. ) Type transistors are known. The thin film transistor thus configured is covered with a protective film made of SiN, for example, so as to avoid direct contact with the liquid crystal. This is because the characteristics of the thin film transistor are deteriorated when directly in contact with the liquid crystal.
[0003]
[Problems to be solved by the invention]
However, in the liquid crystal display device configured as described above, since the semiconductor layer of the thin film transistor (and each electrode formed on the upper surface thereof) is formed in an island shape, that is, as a closed region, the portion protrudes. It was formed as a part, and a relatively steep step was formed on its side wall.
Therefore, when a protective film covering the thin film transistor is formed, it is difficult to form the protective film sufficiently at the stepped portion, and the protective film on the step where the protective film does not sufficiently cover the step, so-called the stepped portion. A portion where the coverage of the film (coverage of the protective film / layer, hereinafter simply referred to as coverage) is not good often appeared on the substrate constituting the liquid crystal display device. As a result, it has been pointed out that the pixel electrode formed on the upper portion of the protective film is disconnected on or around the step where the protective film has insufficient coverage.
The present invention has been made based on such circumstances, and it is an object of the present invention to provide a liquid crystal display device capable of improving the coverage of a protective film and the like.
[0004]
[Means for Solving the Problems]
Of the inventions disclosed in the present invention, the outline of typical ones will be briefly described as follows.
The liquid crystal display device according to the present invention is, for example, a liquid crystal display device including a thin film transistor in each pixel region on a substrate, and the thin film transistor includes a gate electrode, an insulating film, an island-shaped semiconductor layer from the substrate side, and the semiconductor A pair of electrodes formed on the upper surface of the layer is formed, and a side wall corresponding to the outline of the semiconductor layer is gently formed, and an angle of the side wall with respect to the substrate is a side wall of the pair of electrodes facing each other with respect to the substrate It is characterized by being configured to be smaller than the angle.
The liquid crystal display device configured as described above has an extremely smooth side wall corresponding to the outline of the semiconductor layer of the thin film transistor, so that the coverage of the protective film formed so as to cover the thin film transistor is good. Can be.
[0005]
Another example of the liquid crystal display device according to the present invention includes a pair of substrates with a liquid crystal layer sealed therebetween, and a first surface formed on one main surface (the main surface on the liquid crystal layer side) of the pair of substrates. A first conductor layer extending in the direction of the first conductor, a first insulating film formed on the first conductor layer, and extending in a second direction intersecting the first direction and straddling the first conductor layer The semiconductor layer formed on the first insulating film, the second conductor layer formed on the semiconductor layer, the second conductor layer, the semiconductor layer, and the second conductor layer formed on the first insulating film. An insulating film and a third conductor formed in contact with the second conductor layer in the opening of the second insulating film formed on the second conductor layer and extending on the second insulating film from the opening And the second conductor layer is divided on the first conductor layer so as to face each other, and The conductor layer is thinned in a region where the second conductor layer is divided, and the third conductor layer is compared with the slopes of the side surfaces of the second conductor layer and the semiconductor layer facing each other across the divided region of the second conductor layer. The side surfaces (end surfaces) of the semiconductor layer and the second conductor layer formed in the lower part of the semiconductor layer are characterized by gradual inclination.
[0006]
The first conductor layer is made of, for example, a metal layer or an alloy layer called a gate electrode. The second conductor layer is made of, for example, a metal layer or an alloy layer, and is divided at the upper portion of the first conductor layer to constitute a field effect transistor together with the semiconductor layer. In this case, one of the divided second conductor layers is called a source electrode, and the other is called a drain electrode. The third conductor layer is made of, for example, an oxide conductive material (which may have a semiconductor character) made of indium-tin-oxide or indium-zinc-oxide. The semiconductor layer has, for example, a higher concentration of n-type impurities than other portions along the junction interface with the second conductive layer. This region is formed, for example, by artificially introducing impurities. In this case, in the divided region of the second conductor layer, the semiconductor layer has a layer thickness of 90% or less of the portion including the divided region of the second conductor layer so that the impurity introduction region is divided, for example, It is reduced to any of 80 to 40%. The slopes of the side surfaces (end surfaces) of the semiconductor layer and the second conductor layer are defined as, for example, macroscopic angles of the respective etched surfaces with respect to the main surface of the substrate, and the irregularities that occur on the etched surfaces are local. As long as there is, you can ignore it.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a liquid crystal display device according to the present invention will be described with reference to the drawings.
Example 1.
<< Equivalent circuit >>
FIG. 2 is an equivalent circuit diagram showing an embodiment of the liquid crystal display device according to the present invention. Although this figure is a circuit diagram, it is drawn corresponding to the actual geometric arrangement.
In the figure, there is a transparent substrate SUB1, and this transparent substrate SUB1 is arranged to face another transparent substrate SUB2 via a liquid crystal.
[0008]
On the surface of the transparent substrate SUB1 on the liquid crystal side, a gate signal line GL extending in the x direction and arranged in parallel in the y direction in the figure, and insulated from the gate signal line GL and extending in the y direction, extending in the x direction. Are formed in parallel, and a rectangular region surrounded by these signal lines becomes a pixel region (shown by a dotted line frame A in the figure), and the display portion AR is formed by a set of these pixel regions. It is configured.
[0009]
Each pixel region is supplied with a thin film transistor TFT driven by supply of a scanning signal (voltage) from one gate signal line GL, and a video signal (voltage) from one drain signal line DL via the thin film transistor TFT. A pixel electrode PX is formed.
[0010]
Further, a capacitive element Cadd is formed between the pixel electrode PX and the other gate signal line GL adjacent to the one gate signal line GL. When the thin film transistor TFT is turned off by the capacitive element Cadd, The video signal supplied to the electrode PX is accumulated for a long time.
[0011]
The pixel electrode PX in each pixel region is between the counter electrode CT (not shown) formed in common in each pixel region on the surface on the liquid crystal side of the other transparent substrate SUB2 disposed opposite to the liquid crystal. An electric field is generated, thereby controlling the light transmittance of the liquid crystal between the electrodes.
[0012]
One end of each gate signal line GL extends to one side (left side in the figure) of the transparent substrate, and the extending portion is connected to a bump of the semiconductor integrated circuit GDRC including a vertical scanning circuit mounted on the transparent substrate SUB1. A terminal portion GTM is formed, and one end of each drain signal line DL is also extended to one side (upper side in the drawing) of the transparent substrate SUB1, and the extending portion is a video signal drive mounted on the transparent substrate SUB1. Terminal portions DTM connected to the bumps of the semiconductor integrated circuit DDRC composed of circuits are formed.
[0013]
Each of the semiconductor integrated circuits GDRC and DDRC is completely mounted on the transparent substrate SUB1 and is called a so-called COG (chip on glass) system.
[0014]
The bumps on the input side of the semiconductor integrated circuits GDRC and DDRC are also connected to the terminal portions GTM2 and DTM2 formed on the transparent substrate SUB1, respectively. These terminal portions GTM2 and DTM2 are connected via the wiring layers. Of the periphery of the transparent substrate SUB1, it is connected to the terminal portions GTM3 and DTM3 respectively arranged in the portion closest to the end face.
[0015]
The transparent substrate SUB2 is disposed to face the transparent substrate SUB1 so as to avoid a region where the semiconductor integrated circuit is mounted, and has a smaller area than the transparent substrate SUB1.
[0016]
The transparent substrate SUB2 is fixed to the transparent substrate SUB1 by a sealing material SL formed around the transparent substrate SUB2. The sealing material SL also functions to seal the liquid crystal between the transparent substrates SUB1 and SUB2. ing.
[0017]
In the above description, the liquid crystal display device using the COG method has been described. However, the present invention can also be applied to a TCP method. Here, the TCP method is a semiconductor integrated circuit formed by a tape carrier method, and its output terminal is connected to a terminal portion formed on the transparent substrate SUB1, and the input terminal is close to the transparent substrate SUB1. It is connected to the terminal part on the printed circuit board to be arranged.
[0018]
<Pixel configuration>
FIG. 3 is a plan view showing a configuration of one pixel region of the transparent substrate SUB1, and corresponds to a portion indicated by a dotted frame A in FIG.
1 shows a cross-sectional view taken along line II in FIG. 3, and FIG. 4 shows a cross-sectional view taken along line IV-IV in FIG.
[0019]
In FIG. 3, first, gate signal lines GL extending in the x direction and arranged in parallel in the y direction are formed on the liquid crystal side surface of the transparent substrate SUB1.
A part of the gate signal line GL protrudes toward the pixel region, and the protrusion has a function as a gate electrode GT of a thin film transistor TFT described later.
[0020]
An insulating film GI made of, for example, SiN is formed on the surface of the transparent substrate SUB1 so as to cover the gate signal line GL.
This insulating film GI functions as an interlayer insulating film with a gate signal line GL for a drain signal line DL described later, functions as a gate insulating film for a thin film transistor TFT described later, and a capacitive element Cadd described later. Has a function as a dielectric film.
[0021]
On the surface of the insulating film GI overlapping the gate electrode GT, an i-type (intrinsic: conductivity type determining impurity is not doped) semiconductor layer AS0 made of, for example, a-Si is formed.
[0022]
The semiconductor layer AS0 is a semiconductor layer of a MIS type transistor having a so-called inverted stagger structure by forming the drain electrode SD1 and the source electrode SD2 on the upper surface thereof.
[0023]
The drain electrode SD1 and the source electrode SD2 of the thin film transistor TFT are formed simultaneously with the drain signal line DL formed on the insulating film GI.
[0024]
That is, the drain signal line DL extending in the y direction and arranged in parallel in the x direction is formed, and a part of the drain signal line DL is extended to the upper surface of the semiconductor layer AS0. The extending portion is formed as the drain electrode SD1 of the thin film transistor TFT.
[0025]
At this time, an electrode formed apart from the drain electrode SD1 (corresponding to the channel width of the thin film transistor TFT) becomes the source electrode SD2. The source electrode SD2 is connected to a pixel electrode PX, which will be described later, and has a pattern having an extension part slightly extended to the center side of the pixel region in order to secure the connection part.
[0026]
A semiconductor layer doped with high-concentration impurities is formed at the interface between the drain electrode SD1 and the source electrode SD2 and the semiconductor layer AS0, and the semiconductor layer AS1 functions as a contact layer.
[0027]
After forming the semiconductor layer AS0, a thin semiconductor layer AS1 doped with impurities is formed on the surface thereof, and after forming the drain electrode SD1 and the source electrode SD2, the respective electrodes are used as masks to be exposed therefrom. The above-described structure can be obtained by etching the semiconductor layer AS0.
[0028]
A protective film PSV made of, for example, SiN is formed on the surface of the transparent substrate SUB1 on which the drain signal lines DL (drain electrode SD1, source electrode SD2) are thus formed, covering the drain signal lines DL and the like. ing.
[0029]
This protective film PSV is provided in order to avoid direct contact with the liquid crystal of the thin film transistor TFT, and a contact hole CH for exposing a part of the extending portion of the source electrode SD2 of the thin film transistor TFT is formed. ing.
A transparent pixel electrode PX made of, for example, an ITO (Indium-Tin-Oxide) film is formed on the upper surface of the protective film PSV so as to cover most of the pixel region.
[0030]
The pixel electrode PX is formed so as to cover the contact hole CH of the protective film PSV, thereby being connected to the source electrode SD2 of the thin film transistor TFT.
[0031]
Further, on the surface of the transparent substrate SUB1 on which the pixel electrode PX is thus formed, an alignment film (not shown) is formed so as to cover the pixel electrode PX. This alignment film is made of, for example, resin, and its surface is rubbed in a certain direction. This alignment film comes into contact with the liquid crystal and determines the initial alignment direction of the liquid crystal.
[0032]
<< Thin Film Transistor TFT >>
A characteristic of the structure of the thin film transistor TFT is that the semiconductor layer AS0, the contact layer AS1, the drain electrode SD1, and the source electrode SD2 are selectively etched at once as shown in the plan view of FIG.
By doing in this way, the effect of reducing the number of manufacturing steps of the thin film transistor TFT and, in turn, the number of manufacturing steps of the liquid crystal display device is exhibited.
[0033]
Since the thin film transistor TFT is formed in this way, it is formed with no step between the contact layer AS1 with respect to the semiconductor layer AS0 and no step between the drain electrode SD1 and the source electrode SD2 with respect to the contact layer AS1. (Note that since the drain electrode SD1 and the source electrode SD2 are formed separately from each other, there is a step between the contact layer and this portion.)
[0034]
FIG. 1 is a cross-sectional view taken along the line I-I in FIG. 3 and shows a cross-sectional view of the thin film transistor TFT.
In this figure, the side wall corresponding to the contour portion of the stacked body formed by sequentially stacking the semiconductor layer AS0, the contact layer AS1, the drain electrode SD1, and the source electrode SD2 is gently formed.
[0035]
As a result, as shown in FIG. 4 which is a cross-sectional view taken along the line IV-IV in FIG. 3, the protective film PSV formed over the thin film transistor TFT has an effect of improving the coverage.
[0036]
FIG. 5 shows a conventional configuration corresponding to FIG. 4, and the side wall corresponding to the contour portion of the stacked body formed by sequentially stacking the semiconductor layer AS0, the contact layer AS1, the drain electrode SD1, and the source electrode SD2 is abrupt. Therefore, the protective film PSV cannot be sufficiently deposited in this portion, and there is a concern that the pixel electrode PX is disconnected.
[0037]
Then, the angle θ with respect to the transparent substrate SUB1 of the side wall corresponding to the contour portion of the stacked body formed by sequentially stacking the semiconductor layer AS0, the contact layer AS1, the drain electrode SD1, and the source electrode SD2 is the drain electrode SD1 formed separately. The reason is that each opposing surface (side wall) of the source electrode SD2 is formed sufficiently smaller than an angle ψ with respect to the transparent substrate SUB1.
[0038]
This is synonymous with the fact that the angle of the side wall corresponding to the outline of the semiconductor layer AS0 with respect to the transparent substrate SUB1 is smaller than the angle of the side walls of the pair of electrodes facing each other with respect to the transparent substrate SUB1.
[0039]
In addition, a region (channel region) in each of the opposing portions of the drain electrode SD1 and the source electrode SD2 is formed with a recessed portion until the contact layer AS1 is removed and the semiconductor layer AS0 is reached. This is because an electrical short circuit between the drain region and the source region of the thin film transistor TFT is avoided by the residue of the material constituting the contact layer AS1.
[0040]
Therefore, the angle of the side wall corresponding to the outline of the semiconductor layer AS0 with respect to the transparent substrate SUB1 is smaller than the angle of the side wall of the recessed portion formed in the semiconductor layer AS0 between the pair of electrodes with respect to the transparent substrate SUB1. Yes.
[0041]
"Production method"
Hereinafter, an embodiment of a method for manufacturing the above-described thin film transistor TFT will be described with reference to FIGS.
[0042]
Step 1. (Fig. 6 (a))
First, a gate signal line GL is formed on the surface of the transparent substrate SUB1 on the liquid crystal side, and covers the gate signal line GL, for example, an insulating film GI made of SiN, a semiconductor layer AS0 made of a-Si, and this semiconductor layer AS0. The contact layer AS1 doped with high-concentration n-type impurities and the conductive layer SD made of metal are prepared.
[0043]
Here, the conductive layer SD is formed of Mo, MoW, W, or the like. Moreover, Ti / Al / Ti etc. may be sufficient.
In order to selectively etch these conductive layers SD and the like by photolithography, a photoresist film PR serving as a mask material is formed over the entire area of the transparent substrate SUB1.
[0044]
Then, a photomask MSUB for selectively exposing the photoresist film PR is disposed above the photoresist film, and exposure is performed through the photomask MSUB.
The photomask MSUB in this case has a light shielding film having a pattern shown in FIG. 7 on its surface.
[0045]
FIG. 7 shows a light shielding film corresponding to the pattern of the drain signal line DL extending in the y direction in the figure, and corresponding to the pattern of the drain electrode SD1 extending integrally with the light shielding film in the x direction in the figure. And a light shielding film corresponding to the pattern of the source electrode SD2 that is slightly spaced from the light shielding film and extends in the x direction in the figure (these light shielding films are indicated as M1 in the figure). A plurality of linear light shielding films are formed around each of the light shielding films so as to surround each of the light shielding films in a plurality of layers (this light shielding film is indicated as M3 in the figure). Further, a light shielding film denoted by M3 is also formed between the patterns of the drain electrode SD1 and the source electrode SD2, but another linear light shielding film is also formed (this light shielding film is denoted as M2 in the drawing). Is written).
[0046]
That is, by using such a photomask MSUB, exposure that is almost in the middle of a portion that completely blocks exposure, a portion that performs sufficient exposure, and a boundary portion between those portions (referred to as half exposure). The part which performs is performed.
[0047]
Therefore, how much the exposure amount in the half exposure is important in order to make the effect of the present invention sufficient, but in the case of the pattern shown in FIG. The width can be controlled according to the width of the other light shielding film and the gap between the adjacent light shielding films.
[0048]
When the photoresist film PR is exposed through such a photomask MSUB and the photoresist film is developed, a film corresponding to the corresponding light shielding film of the photomask MSUB is formed as shown in FIG. Photoresist films PR having different thicknesses remain.
[0049]
That is, the photoresist film PR on the formation region of the drain signal line DL, the drain electrode SD1, and the source electrode SD2 remains almost completely (with the original thickness of the photoresist film) (indicated by PR1 in the drawing). The periphery, that is, the half-exposed part is formed with a gentle slope (indicated by PR3 in the figure). Here, in the region between the drain electrode SD1 and the source electrode SD2, the photoresist film cannot be completely removed (indicated by PR2 in the drawing), and the conductive film SD and the semiconductor layers AS1 and AS0 will be described later. It remains in a film thickness that can sufficiently withstand the etching.
[0050]
Step 2. (Fig. 6 (b))
Using the remaining photoresist film PR as a mask, the conductive film SD and the semiconductor layers AS1 and AS0 are selectively etched by, for example, plasma etching. At this time, the photoresist film PR is also slightly etched from the surface.
[0051]
Here, when the conductive film SD is formed of Mo, MoW, W, or the like, fluorine-based (SF ₆ , SF ₆ / O ₂ ) Or chlorine (Cl ₂ , Cl ₂ / O ₂ ) Plasma etching and when it is formed of Ti / Al / Ti or the like, it is chlorine-based (Cl ₂ It is preferable to perform plasma etching.
[0052]
In this step, an initial stage of plasma etching is shown, and the photoresist film still remains on the region between the drain electrode SD1 and the source electrode SD2 (indicated by PR2 in the figure).
[0053]
Except for this region, the conductive film SD and the semiconductor layers AS1 and AS0 other than the region where the drain signal line DL, the drain electrode SD1, and the source electrode SD2 are formed are sequentially etched.
[0054]
In this case, extremely gentle slopes are formed in portions corresponding to the side walls of the conductive film SD and the semiconductor layers AS1 and AS0 other than the formation regions of the drain signal line DL, the drain electrode SD1, and the source electrode SD2 excluding the region. Become so. This is because the photoresist film PR3 in this portion has been formed to have a very gentle slope although it has disappeared at the present time.
[0055]
That is, if the photoresist film PR3 is formed with a gentle slope, the side walls of the conductive film SD and the semiconductor layers AS1 and AS0 are gently formed according to the degree.
[0056]
Step 3. (Fig. 6 (c))
Further, by continuing the etching, the etching of the photoresist film PR2 between the respective formation regions of the drain electrode SD1 and the source electrode SD2 proceeds. As a result, the photoresist film PR2 is completely removed from these formation regions (regions corresponding to channel portions of a thin film transistor TFT described later), and a conductive layer appears between these formation regions.
In this case, the remaining photoresist film PR1 is on the formation region of the drain signal line DL, the drain electrode SD1, and the source electrode SD2.
[0057]
A region corresponding to the side walls of the conductive film, the semiconductor layer, and the insulating film in the region between the drain electrode SD1 and the source electrode SD2 and the formation region of the drain signal line DL, the drain electrode SD1, and the source electrode SD2. Etching progresses, and the slope of that portion gradually increases.
This is because the photoresist film (PR3) has already disappeared in this portion, and the etching rate increases from the side of the slope having the smaller layer thickness.
[0058]
Further, instead of the continuation of the plasma etching using the halogen-based compound gas as described above, for example, an oxygen plasma ashing (Ashing) process is performed to position the region corresponding to the channel portion of the thin film transistor TFT (in other words, The photoresist film PR2 formed on the upper surface of the conductive layer SD (on the channel portion) can be completely removed to expose the conductive layer SD.
[0059]
Step 4. (Fig. 6 (d))
By continuing the etching, the conductive layer SD in the region between the drain electrode SD1 and the source electrode SD2 is etched, and the contact layer AS1 underneath is exposed.
At this time, the region between the respective formation regions of the drain electrode SD1 and the source electrode SD2 and the sidewalls of the conductive film SD and the semiconductor layers AS1, AS0 in the formation region of the drain signal line DL, the drain electrode SD1, and the source electrode SD2 are equivalent. Etching also progresses in the portion to be etched, and the slope of the portion gradually increases.
[0060]
Step 5. (Fig. 6 (e))
By continuing the etching, the contact layer AS1 in the region between the drain electrode SD1 and the source electrode SD2 is completely etched and the underlying semiconductor layer AS0 is exposed. By continuing, the contact layer AS1 in this portion is completely divided. This is for preventing the drain region and the source region of the thin film transistor from being electrically connected by the remaining contact layer AS1.
[0061]
At this time, the region between the respective formation regions of the drain electrode SD1 and the source electrode SD2 and the sidewalls of the conductive film SD and the semiconductor layers AS1, AS0 in the formation region of the drain signal line DL, the drain electrode SD1, and the source electrode SD2 are equivalent. The portion to be etched is also etched, and the slope of the portion is gradually increased.
Thereafter, by removing the remaining photoresist film PR1, the thin film transistor TFT is completed.
[0062]
In the thin film transistor TFT formed in this way, at least the slope of the side wall of the semiconductor layer AS0 (which may include the semiconductor layer AS1) has an extremely long etching time, but the recess portion in the channel portion has a long time. It is formed more gently than the slope of the side wall.
[0063]
This is because the etching in this portion is performed using the gentle photoresist film PR3 having a slope formed by half exposure with the light shielding film M3 of the photomask MSUB as a mask.
[0064]
Example 2
FIG. 8A is a view showing another embodiment of the photomask MSUB used in the manufacturing method described above, and corresponds to FIG.
A plurality of linear patterns are formed around the patterns corresponding to the drain electrode SD1 (drain signal line DL) and the source electrode SD2 so as to surround the patterns. Of these, the patterns arranged on the outer periphery are dotted lines. It is formed (indicated by SLT1 in the figure).
When the photoresist film is exposed by the photomask MSUB having the above-described configuration, the remaining photoresist film PR1 is gently formed in the periphery thereof and the edges thereof are undulated as shown in FIG. 8B. Thus formed.
Then, when the conductive layer SD, the semiconductor layer AS1, and the semiconductor layer AS0 are collectively etched using the photoresist film PR1 as a mask, a very gentle slope is formed on the side walls of the remaining stacked bodies.
[0065]
Example 3
FIG. 9 is a diagram showing another embodiment of the photomask MSUB used in the manufacturing method described above, and corresponds to FIG.
6A is different from the case of FIG. 6A in that a light-shielding film (indicated by M1 in the figure) that completely shields light and a light-shielding film (indicated by M2 and M3 in the figure) for half-exposure are provided in the transparent conductive film ML. In other words, it is formed in different layers.
In this case, when the pattern formed by the light shielding film of the photomask MSUB is focused on the photoresist film PR, the light shielding films indicated by M2 and M3 in the figure are focused on the light shielding film indicated by M1 in the figure. The focal point is blurred, and there is an effect that the reliability of half exposure can be improved.
[0066]
【The invention's effect】
As is apparent from the above description, according to the liquid crystal display device of the present invention, the coverage of the protective film covering the thin film transistor can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment of a thin film transistor of a liquid crystal display device according to the present invention, and is a cross-sectional view taken along the line II of FIG.
FIG. 2 is an equivalent circuit diagram showing an embodiment of a liquid crystal display device according to the present invention.
FIG. 3 is a plan view showing one embodiment of a pixel of a liquid crystal display device according to the present invention.
4 is a cross-sectional view showing an effect of the liquid crystal display device according to the present invention, and is a cross-sectional view taken along line IV-IV in FIG. 3;
FIG. 5 is a cross-sectional view showing an example of a conventional liquid crystal display device, corresponding to FIG.
FIG. 6 is a process diagram showing one embodiment of a method for manufacturing a liquid crystal display device according to the present invention.
FIG. 7 is a plan view of an essential part showing one embodiment of a photomask used in the method of manufacturing a liquid crystal display device according to the present invention.
FIG. 8 is a plan view of an essential part showing another embodiment of a photomask used in the method for manufacturing a liquid crystal display device according to the present invention.
FIG. 9 is a plan view of an essential part showing another embodiment of a photomask used in the method for manufacturing a liquid crystal display device according to the present invention.
[Explanation of symbols]
GT ... gate electrode, GI ... insulating film, AS0 ... semiconductor layer, AS1 ... contact layer, SD ... conductive layer, SD1 ... drain layer, SD2 ... source layer, PSV ... protective film, CH ... contact hole, PX ... pixel electrode.

Claims

A liquid crystal display device comprising a thin film transistor in each pixel region on a substrate,
The thin film transistor includes forming a gate electrode on the substrate, covering the gate electrode, and forming an insulating film, a semiconductor layer, a conductive layer, and a photoresist film;
On the surface of the photoresist film, the first portion including the drain electrode and source electrode forming regions, the region between the drain electrode and the source electrode, and the drain electrode and source electrode forming regions excluding this region. The photoresist film is divided into a second part including a peripheral region and a third part other than the second part, and the photoresist film is selectively exposed according to a light irradiation amount that changes stepwise from the first part to the second part. Process,
And a step of collectively etching the conductive layer and the semiconductor layer using the photoresist film remaining after the development as a mask, and a manufacturing method of a liquid crystal display device.

The first portion is blocked, the third portion is exposed, the second portion according to claim 1, characterized in that it is exposed at a small exposure amount than the exposure amount in the third portion Liquid crystal display device manufacturing method.

2. The method of manufacturing a liquid crystal display device according to claim 1 , wherein the semiconductor layer is formed with a semiconductor layer doped with a high-concentration impurity portion on a surface on which the conductive layer is laminated.

Forming a gate electrode on the substrate, covering the gate electrode, forming an insulating film, a semiconductor layer, a conductive layer, and a photoresist film; and forming a drain electrode and a source electrode on the surface of the photoresist film A first portion including, a second portion including a region between the drain electrode and the source electrode, and a region around each drain electrode and source electrode forming region excluding this region, and a third portion other than that A step of selectively exposing the photoresist film according to an irradiation amount of light that changes stepwise from the first part to the second part, and the conductive layer using the photoresist film remaining after development as a mask. And a step of collectively etching the semiconductor layer. A method of manufacturing a thin film transistor, comprising:

5. The thin film transistor according to claim 4 , wherein the first portion is shielded from light, the third portion is exposed, and the second portion is exposed with an exposure amount smaller than the exposure amount in the third portion. Production method.

6. The method of manufacturing a thin film transistor according to claim 5 , wherein the semiconductor layer is formed with a semiconductor layer doped with a high concentration of impurities on the surface on which the conductive layer is laminated.