JP5681930B2 - Display device and thin film transistor substrate - Google Patents
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Description
本発明は表示装置に係り、特に製造工程における静電気による絶縁破壊に起因する歩留まりの低下を防止した構成を有する表示装置に関する。 The present invention relates to a display device, and more particularly to a display device having a structure in which a decrease in yield due to dielectric breakdown due to static electricity in a manufacturing process is prevented.
液晶表示装置では画素電極および薄膜トランジスタ(TFT)等を有する画素がマトリクス状に形成されたTFT基板と、TFT基板に対向して、TFT基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、TFT基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。 In a liquid crystal display device, a TFT substrate having pixels having a pixel electrode and a thin film transistor (TFT) formed in a matrix, and a color filter or the like is formed at a position corresponding to the pixel electrode of the TFT substrate so as to face the TFT substrate. A counter substrate is disposed, and a liquid crystal is sandwiched between the TFT substrate and the counter substrate. An image is formed by controlling the light transmittance of the liquid crystal molecules for each pixel.
液晶表示装置の、特にTFT基板では、種々のフォトリソグラフィ工程が存在する。フォトリソグラフィ工程では、スピンナーによる膜形成、乾燥等の工程において、静電気が発生しやすい。TFT基板には、多数の走査線や映像信号線が層間絶縁膜を介して交差している。また、これらの配線を制御するために、多数のTFTが形成されている。製造工程において静電気が発生すると、層間絶縁膜が破壊して、走査線と映像信号線がショートしたり、TFTが破壊されたりする。したがって、製造工程における静電気の発生は製造歩留まりに対して大きな影響を及ぼす。 Various photolithography processes exist in a liquid crystal display device, particularly in a TFT substrate. In the photolithography process, static electricity is likely to occur in processes such as film formation by a spinner and drying. On the TFT substrate, a large number of scanning lines and video signal lines cross each other through an interlayer insulating film. In addition, a large number of TFTs are formed to control these wirings. When static electricity is generated in the manufacturing process, the interlayer insulating film is broken, and the scanning line and the video signal line are short-circuited, or the TFT is broken. Therefore, the generation of static electricity in the manufacturing process has a great influence on the manufacturing yield.
静電気による絶縁破壊やTFTの破壊を防止するめに、静電気が画素等が形成されている表示領域に侵入する前に、アースに落とす等して、静電気が表示領域に侵入することを防止する手段がとられている。「特許文献1」には、表示領域の周辺に設けられた走査線駆動回路等を外部からの静電気から保護するために、走査線駆動回路等の表面に絶縁膜を介して導電膜を被覆に、この導電膜をアースすることによって走査線駆動回路等を保護する構成が記載されている。また、「特許文献2」には、表示領域の周辺に形成される静電気からの保護のためのダイオード回路の例が記載されている。
In order to prevent dielectric breakdown or TFT breakdown due to static electricity, there is a means for preventing static electricity from entering the display area by, for example, dropping it to the ground before the static electricity enters the display area where the pixels are formed. It has been taken. In “Patent Document 1”, in order to protect the scanning line driving circuit and the like provided around the display area from external static electricity, a conductive film is coated on the surface of the scanning line driving circuit and the like through an insulating film. A configuration is described in which the scanning line driving circuit and the like are protected by grounding the conductive film. Further, “
TV等、比較的大型のディスプレイには、a−Si膜を用いたTFTが使用されている。一方、携帯電話、ポータブルゲーム機等の比較的小型のディスプレイには、poly−Siを用いたTFTが使用されている。poly−SiTFTを用いた液晶表示装置では、poly−Siの移動度が高いので、駆動回路をTFTで形成し、走査線GL駆動回路等を基板内に内蔵することが行われている。 TFTs using an a-Si film are used for relatively large displays such as TVs. On the other hand, TFTs using poly-Si are used in relatively small displays such as mobile phones and portable game machines. In a liquid crystal display device using a poly-Si TFT, since the mobility of poly-Si is high, a driving circuit is formed of a TFT and a scanning line GL driving circuit or the like is built in the substrate.
a−SiTFTを用いた大型の液晶表示装置とpoly−SiTFTを用いた小型の液晶表示装置では、基板内におけるスペースの問題から、静電気から保護するための構成は、異なったものが用いられている。a−SiTFTを用いた大型の液晶表示装置では、スペースに比較的余裕があるので、画素がマトリクス状に形成された表示領域500の外側に静電気から保護するためのダイオード回路を形成している。この回路構成を図7に示す。 In a large liquid crystal display device using an a-Si TFT and a small liquid crystal display device using a poly-Si TFT, different configurations are used to protect against static electricity due to space problems in the substrate. . In a large liquid crystal display device using an a-Si TFT, since there is a relatively large space, a diode circuit for protecting from static electricity is formed outside the display region 500 in which pixels are formed in a matrix. This circuit configuration is shown in FIG.
図7において、走査線GLと接続する端子200と表示領域500との間に静電気保護回路が形成されている。図7において、静電気保護回路はダイオードによって形成されていが、ダイオードはTFTのゲートとドレインあるいはソースを接続することによって形成されている。図7において、端子200からプラスの大きな静電気が侵入するとダイオード130がONし、マイナスの大きな静電気が侵入するとダイオード140がONして、静電気がアースに流れ、表示領域500におけるTFTの破壊あるいは、層間絶縁膜300の絶縁破壊を防止することが出来る。
In FIG. 7, an electrostatic protection circuit is formed between the
poly−SiTFTを用いた小型の液晶表示装置では、基板が小さく、かつ、TFTによって形成された駆動回路の一部が基板に内蔵されているので、静電気保護回路を基板内に配置することが困難である。一方、小型の液晶表示装置では、マザー基板に多数の基板を形成し、その後、マザー基板をスクライビング等によって分離して、個々の液晶表示装置を形成することが行われている。 In a small liquid crystal display device using a poly-Si TFT, since the substrate is small and part of the drive circuit formed by the TFT is built in the substrate, it is difficult to arrange the electrostatic protection circuit in the substrate. It is. On the other hand, in a small liquid crystal display device, a large number of substrates are formed on a mother substrate, and then the mother substrate is separated by scribing or the like to form individual liquid crystal display devices.
そこで、poly−SiTFTを用いた小型の液晶表示装置では、個々の基板の間に小さなスペースを形成し、この部分に静電気防止回路等を形成し、スクライビング等を行う時点において、この小さなスペースを分離して破棄することが行われている。大きな静電気は、製造工程において発生するので、製品完成後は、静電防止回路は不要となるからである。 Therefore, in a small liquid crystal display device using poly-Si TFTs, a small space is formed between individual substrates, an antistatic circuit is formed in this portion, and this small space is separated when scribing or the like is performed. And then being destroyed. This is because a large amount of static electricity is generated in the manufacturing process, and thus an antistatic circuit is not required after the product is completed.
図8は、このような小型の液晶表示装置における静電気防止回路の構成を示すものである。図8において、スクライビングライン210よりも紙面上側が基板である。基板内には、端子200、表示領域500等が形成されているが、図8では、端子が1個のみ表示されている。
FIG. 8 shows a configuration of an antistatic circuit in such a small liquid crystal display device. In FIG. 8, the upper side of the
図8において、静電気防止線230がスクライビングライン210を超えて基板外に延在している。静電気防止線230はダイオード150およびダイオード160と接続している。ダイオード150、ダイオード160ともTFTのゲートとドレインあるいはソースを接続することによって形成されている。ここで、端子200付近に大きな静電気が誘起したとすると、ダイオード150およびダイオード160がONして静電気をアースに逃がし、基板内の表示領域500のTFT、あるいは、層間絶縁膜等は保護される。
In FIG. 8, an
しかしながら、ディスプレイにおいて、高い解像度が要求されると、画素数が多くなり、それにしたがって、走査線GL、映像信号線DL等の数も多くなる。例えば、走査線GLの数等が多くなると、個々の走査線GL毎に静電防止回路を形成することがスペース的に困難になる。 However, when a high resolution is required in the display, the number of pixels increases, and the number of scanning lines GL, video signal lines DL, and the like increases accordingly. For example, as the number of scanning lines GL increases, it becomes difficult to form an antistatic circuit for each scanning line GL.
一方、解像度の上昇に伴う、走査線GLの増加に対応するために、セレクター型駆動方法が開発されている。セレクター型駆動方法は、走査線GLを複数のブロック毎にわけ、ブロック毎に走査線GLを走査することによって、走査線GLの引出し線の数を小さくするものである。しかし、セレクター型駆動方法では、ブロック毎に走査線GLを制御するために、制御TFTの数が増加する。そうすると、制御TFTのためにスペースが必要となるので、静電気防止回路のためのスペースが不足するという問題は依然として残る。 On the other hand, a selector type driving method has been developed in order to cope with an increase in scanning lines GL accompanying an increase in resolution. In the selector type driving method, the scanning lines GL are divided into a plurality of blocks, and the scanning lines GL are scanned for each block, thereby reducing the number of lead lines of the scanning lines GL. However, in the selector type driving method, the number of control TFTs is increased in order to control the scanning line GL for each block. Then, since space is required for the control TFT, the problem that the space for the antistatic circuit is insufficient remains.
本発明の課題は、解像度が上昇して、画素の数が増加した場合においても、静電気によるTFTあるいは、層間絶縁膜300の破壊の防止を可能にする構成を実現することである。
An object of the present invention is to realize a configuration that can prevent the TFT or the
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。 The present invention overcomes the above problems, and specific means are as follows.
(1)走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素が形成された表示領域と、前記表示領域に隣接して、前記走査線と接続している走査線引出し線が前記第1の方向に延在して前記第2の方向に配列し、制御線が前記第2の方向に延在し、前記第1の方向に配列した制御領域を有し、前記制御線と接続した端子が形成された基板を有する液晶表示装置であって、前記表示領域における前記映像信号線の下、および、前記制御領域における前記映像信号線と同層で形成された配線の下には、層間絶縁膜とa−Si膜が形成されており、前記端子よりも外側には、前記映像信号線と同層で形成され、前記端子と電気的に接続した配線が存在し、前記端子よりも外側に存在している前記配線の下には、前記層間絶縁膜が形成され、前記a−Si膜は形成されていないことを特徴とする液晶表示装置。 (1) The scanning lines extend in the first direction and arranged in the second direction, the video signal lines extend in the second direction and arranged in the first direction, and the scanning lines A display area in which pixels are formed in an area surrounded by the video signal line, and a scanning line lead line connected to the scanning line adjacent to the display area extends in the first direction. Arranged in the second direction, a control line extends in the second direction, has a control region arranged in the first direction, and has a substrate on which terminals connected to the control line are formed In the liquid crystal display device, an interlayer insulating film and an a-Si film are provided below the video signal line in the display region and below the wiring formed in the same layer as the video signal line in the control region. Formed on the outer side of the terminal in the same layer as the video signal line, and electrically connected to the terminal. A liquid crystal display device characterized in that there is a continuous wiring, the interlayer insulating film is formed under the wiring existing outside the terminal, and the a-Si film is not formed .
(2)前記a−Si膜の幅は、前記映像信号線の幅、または、前記制御領域における前記映像信号線と同層で形成された前記配線の幅よりも大きいことを特徴とする(1)に記載の液晶表示装置。 (2) The width of the a-Si film is larger than the width of the video signal line or the width of the wiring formed in the same layer as the video signal line in the control region (1) ) Liquid crystal display device.
(3)走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素が形成された表示領域と、前記表示領域に隣接して、前記走査線と接続している走査線引出し線が前記第1の方向に延在して前記第2の方向に配列し、制御線が前記第2の方向に延在し、前記第1の方向に配列した制御領域を有し、前記制御線と接続した端子が形成された基板を有する液晶表示装置の製造方法であって、前記表示領域における前記映像信号線の下、および、前記制御領域における前記映像信号線と同層で形成された配線の下には、層間絶縁膜とa−Si膜を形成し、前記端子の外側には、前記基板を分離するスクライビングラインを形成し、前記スクライビングラインの外側には、前記走査線と同層でアース線を形成し、前記端子よりも外側に、前記層間絶縁膜を形成し、前記層間絶縁膜の上に前記a−Si膜を形成せずに、前記端子と電気的に接続した静電気防止線を形成し、前記静電気防止線は、前記アース線の外側において、他の静電気防止線と接続するように形成し、その後、前記スクライビングラインに沿って、前記基板を分離することを特徴とする液晶表示装置の製造方法。 (3) The scanning lines extend in the first direction and are arranged in the second direction, the video signal lines extend in the second direction and are arranged in the first direction, and the scanning lines A display area in which pixels are formed in an area surrounded by the video signal line, and a scanning line lead line connected to the scanning line adjacent to the display area extends in the first direction. Arranged in the second direction, a control line extends in the second direction, has a control region arranged in the first direction, and has a substrate on which terminals connected to the control line are formed In the method for manufacturing a liquid crystal display device, an interlayer insulating film and an a− are formed below the video signal line in the display region and below the wiring formed in the same layer as the video signal line in the control region. A Si film is formed, and a scribing line for separating the substrate is formed outside the terminal, The ground line is formed in the same layer as the scanning line on the outer side of the scribe line, the interlayer insulating film is formed on the outer side of the terminal, and the a-Si film is formed on the interlayer insulating film. Without forming an antistatic wire electrically connected to the terminal, and the antistatic wire is formed so as to be connected to another antistatic wire outside the ground wire, and then the scribing line. A method of manufacturing a liquid crystal display device, wherein the substrate is separated along the line.
(4)前記表示領域における前記映像信号線の下のa−Si膜の幅を前記映像信号線の幅よりも大きく形成し、前記制御領域における前記映像信号線と同層で形成された配線の下のa−Si膜の幅を、前記映像信号線と同層で形成された前記配線の幅よりも大きく形成することを特徴とする(3)に記載の液晶表示装置の製造方法。 (4) The width of the a-Si film below the video signal line in the display area is made larger than the width of the video signal line, and the wiring formed in the same layer as the video signal line in the control area The width of the lower a-Si film is formed larger than the width of the wiring formed in the same layer as the video signal line. The method for manufacturing a liquid crystal display device according to (3),
(5)走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素が形成された表示領域と、前記表示領域に信号を供給するための端子が形成された基板を有する液晶表示装置であって、前記表示領域における前記映像信号線と前記走査線との間には層間絶縁膜とa−Si膜が形成され、前記端子よりも外側には、前記映像信号線と同層で形成され、前記端子と電気的に接続した配線が存在し、前記端子よりも外側に存在している前記配線の下には、前記層間絶縁膜が形成され、前記a−Si膜は形成されていないことを特徴とする液晶表示装置。 (5) The scanning lines extend in the first direction and arranged in the second direction, the video signal lines extend in the second direction and arranged in the first direction, and the scanning lines A liquid crystal display device comprising: a display area in which pixels are formed in an area surrounded by the video signal line; and a substrate on which a terminal for supplying a signal to the display area is formed, wherein the video in the display area An interlayer insulating film and an a-Si film are formed between the signal line and the scanning line, and are formed in the same layer as the video signal line outside the terminal and are electrically connected to the terminal. A liquid crystal display device, wherein wiring is present, the interlayer insulating film is formed under the wiring existing outside the terminal, and the a-Si film is not formed.
(6)走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、前記走査線と前記映像信号線に囲まれた領域に画素が形成された表示領域と、前記表示領域に信号を供給するための端子が形成された基板を有する液晶表示装置の製造方法であって、前記表示領域における前記映像信号線の下には、層間絶縁膜とa−Si膜を形成し、前記端子の外側には、前記基板を分離するスクライビングラインを形成し、前記スクライビングラインの外側には、前記走査線と同層でアース線を形成し、前記端子よりも外側に、前記層間絶縁膜を形成し、前記層間絶縁膜の上に前記a−Si膜を形成せずに、前記端子と電気的に接続した静電気防止線を形成し、前記静電気防止線は、前記アース線の外側において、他の静電気防止線と接続するように形成し、その後、前記スクライビングラインに沿って、前記基板を分離することを特徴とする液晶表示装置の製造方法。 (6) The scanning lines extend in the first direction and are arranged in the second direction, the video signal lines extend in the second direction and are arranged in the first direction, and the scanning lines A method for manufacturing a liquid crystal display device, comprising: a display area in which pixels are formed in an area surrounded by the video signal lines; and a substrate on which a terminal for supplying a signal to the display area is formed. An interlayer insulating film and an a-Si film are formed under the video signal line in FIG. 5, a scribing line for separating the substrate is formed outside the terminal, and the scanning line is formed outside the scribing line. A ground wire is formed in the same layer as the wire, the interlayer insulating film is formed outside the terminal, and the a-Si film is not formed on the interlayer insulating film, and the terminal is electrically A connected antistatic wire is formed, and the antistatic wire is connected to the ground. In the outer, formed so as to be connected to the other antistatic line, then along the scribing line, a manufacturing method of a liquid crystal display device and separating the substrate.
本発明によれば、静電気防止回路をダイオード回路を使用せずに形成することが出来るので、静電気防止回路のためのスペースを大幅に省略することが出来る。また、本発明によれば、静電気防止回路を実質的には、回路要素を使用せずに実現することが出来るので、製造コストの大幅な低減になる。 According to the present invention, since the antistatic circuit can be formed without using the diode circuit, the space for the antistatic circuit can be largely omitted. In addition, according to the present invention, since the antistatic circuit can be realized substantially without using circuit elements, the manufacturing cost is greatly reduced.
さらに、本発明によれば、静電気防止回路のためにスペースを大幅に低減できるので、画素数の多い、高解像度のディスプレイを、高い信頼性を保ち、かつ、低コストで実現することが出来る。 Furthermore, according to the present invention, since the space can be greatly reduced for the antistatic circuit, a high-resolution display having a large number of pixels can be realized with high reliability and at low cost.
以下に実施例によって本発明の内容を詳細に説明する。 The contents of the present invention will be described in detail below with reference to examples.
図1は、本発明による静電気防止回路を示す回路図である。図1には、液晶表示装置の一部のみ記載されている。図1はセレクター型駆動方法による液晶表示装置である。セレクター型駆動方法は、従来の駆動方法に比べて、走査線GLと走査線GL駆動回路を結ぶ線の数を減少させることが出来る。しかし、走査線GL、あるいは、走査線GLを制御するための配線数は少なくすることができるが、走査線GLを制御するためのTFTの数が増加する。したがって、静電気対策は、依然として需要な課題である。 FIG. 1 is a circuit diagram showing an antistatic circuit according to the present invention. FIG. 1 shows only a part of the liquid crystal display device. FIG. 1 shows a liquid crystal display device by a selector type driving method. The selector type driving method can reduce the number of lines connecting the scanning line GL and the scanning line GL driving circuit as compared with the conventional driving method. However, although the number of lines for controlling the scanning line GL or the scanning line GL can be reduced, the number of TFTs for controlling the scanning line GL increases. Therefore, countermeasures against static electricity remain a demanding issue.
図1の内容を説明する前に、図6によって、セレクター型駆動方法の説明をする。図6において、紙面上側に走査線GLおよび映像信号線DLの駆動回路1000が配置され、左側に走査線GLを駆動するための制御領域が配置されている。図6において、右側が表示領域500であり、画素電極103、画素TFT101等を含む画素がマトリクス状に形成されている。図6の表示領域500において、走査線GLが横方向に延在し、縦方向に配列している。また、映像信号線DLが縦方向に延在し、横方向に配列している。走査線GLと映像信号線DLとで囲まれた領域に画素が形成されている。
Before describing the contents of FIG. 1, the selector type driving method will be described with reference to FIG. In FIG. 6, a
各画素には画素TFT101が形成され、画素TFT101のドレインは映像信号線DLと接続し、画素TFT101のゲートは走査線GLと接続している。画素TFT101のソースは画素電極103と接続している。画素電極103とコモン電極104との間には液晶層102が存在している。コモン電極104には一定電圧が印加され、画素電極103には映像信号線DLからの映像信号に対応した電圧が印加され、これによって液晶層102の配向状態を変化させて、画素毎に液晶層102の透過率を制御することによって画像を形成する。
A
図6の左側は、走査信号線の制御回路である。従来の駆動方式では、走査線GLの数だけ、走査線GLの制御線を図6の図面の下側に配線する必要があったので、走査線GLの制御線を引き回すために大きなスペースを必要としていた。これに対して、図6に示すセレクター型駆動方法では、走査線GLをブロック毎に分け、ブロック毎に走査線GLを走査することによって、走査線GLの制御線の数を大幅に低減している。 The left side of FIG. 6 is a scanning signal line control circuit. In the conventional driving method, it is necessary to wire the control lines of the scanning lines GL as many as the number of the scanning lines GL on the lower side of the drawing of FIG. 6, so that a large space is required to route the control lines of the scanning lines GL. I was trying. On the other hand, in the selector driving method shown in FIG. 6, the number of control lines of the scanning line GL is greatly reduced by dividing the scanning line GL into blocks and scanning the scanning lines GL for each block. Yes.
図6において、走査線GLは、72本の走査線GLを1ブロックとして構成されている。本明細書では、表示領域500における走査線GLは走査線GLと呼び、表示領域500から横方向の外側に延在している部分は、走査線引出し線GLLと呼ぶ。表示領域500における走査線GLと接続している走査線引き出し線GLLには、第1制御TFT111と第2制御TFT121が接続している。図6の左側において、72本の第1制御線G1が縦方向に延在している。また、72本の第2制御線G2が縦方向に延在している。さらに、第2制御線G2と接続した36本の第1ゲート線112と36本の第2ゲート線122が横方向に延在している。第1ゲート線112と第2ゲート線122によって、72本毎の走査線ブロックが選択される。
In FIG. 6, the scanning line GL is composed of 72 scanning lines GL as one block. In this specification, the scanning line GL in the display area 500 is called a scanning line GL, and the portion extending laterally outward from the display area 500 is called a scanning line lead-out line GLL. A
図6に示すように、72個の第1制御TFT111は第1ゲート線112によって同時に制御され、また、72個の第2制御TFT121は第2ゲート線122によって同時に制御されている。第1制御TFT111がONになると第2制御TFT121がOFFになり、第1制御TFT111がOFFになると第2制御TFT121がONになるという関係になっている。
As shown in FIG. 6, the 72
ここで、例えば、一番上の72本の走査線GLを第1ブロックとすると、第1ブロックにおける第1制御TFT111がONになったときは、第2ブロック以下の第1制御TFT111はOFFになっている。そして、第1ブロックにおいて、走査線GLを走査している間は、第2ブロック以下の走査線GLはOFF状態が保たれている。
Here, for example, assuming that the uppermost 72 scanning lines GL are the first block, when the
そして、第1ブロックの走査が終了すると、第1ブロックの全ての第1制御TFT111がOFFとなり、第2ブロックの第1制御TFT111がONになり、第2ブロックの走査線GLが走査される。このとき、第1ブロックおよび第3ブロック以下の走査線GLはOFF状態が保たれている。
When the scanning of the first block is completed, all the
なお、例えば、第1ブロックにおける第1制御TFT111がONになって第1ブロックの走査線GLが走査されている間は、第2制御TFT121はOFFとなっているので、走査信号は、表示領域500の走査線GLに送られる。第1ブロックの走査が終了して、第1ブロックに存在する画素への書き込みが終了すると、第2制御TFT121がONになり、走査線GLはVSSレベルになる。
For example, while the
このようにセレクター型駆動方法においても、走査線GLの走査は通常の駆動方法と同じように行われる。しかし、通常の駆動においては、走査線GLを制御するための制御線は、例えば、72×36=2592本必要なのに対し、図6に示すセレクター型駆動方法では、72×2=144ですむ。したがって、セレクター型駆動方法においては、走査線GLの制御線は従来方式に比べて大幅に低減することが出来る。 As described above, also in the selector type driving method, the scanning of the scanning line GL is performed in the same manner as the normal driving method. However, in normal driving, for example, 72 × 36 = 2592 control lines for controlling the scanning line GL are required, whereas in the selector type driving method shown in FIG. 6, only 72 × 2 = 144 is required. Therefore, in the selector driving method, the control lines for the scanning lines GL can be significantly reduced as compared with the conventional method.
しかし、セレクター型駆動方法においては、走査線GLの制御線を制御するための多数の第1制御TFT111および第2制御TFT121が必要になる。例えば、図6においては、72×36=2592の第1制御TFT111および72×36=2592の第2制御TFT121が必要になる。第1制御TFT111も第2制御TFT121も走査線GLの制御線を引き回すスペースに比べれば、占めるスペースは、はるかに小さい。しかしながら、基板100のサイズが限られており、かつ、画素数増加すると、スペースの問題が生ずる。
However, the selector type driving method requires a large number of
本発明は、図1に示すように、静電気対策のための回路にダイオード回路を用いずに、静電気防止線230の構成のみによって、静電気によるTFTの破壊、あるいは層間絶縁膜300の破壊を防止するものである。図1は図6における走査線GLの一番下の第36ブロック部分を拡大し、かつ、端子200、スクライビングライン210、アース線220、および静電気防止線230、を追加して表示したものである。すなわち、図1は液晶表示装置の左下部分を拡大して表示したものである。なお、図6における特定電位であるVSSは、図1においてはアース電位となっている。
As shown in FIG. 1, the present invention prevents the destruction of the TFT or the
図1において、右側には、画素TFT101、画素電極103、液晶層102、コモン電極104等からなる画素がマトリクス状に形成された表示領域500が形成されている。表示領域500の走査線GLから走査線引出し線GLLが左側に延在している。各走査線引出し線GLLには第1TFT、第2制御TFT121が接続している。
In FIG. 1, on the right side, a display region 500 is formed in which pixels including a
72個の第1制御TFT111は、36番目のプラスの信号を送る第2制御線G2によって制御され、72個の第2制御TFT121は、36番目のマイナスの信号を送る第2制御線G2によって制御される。第1制御TFT111がONの場合は、第2制御TFT121がOFFになり、第1制御TFT111がOFFの場合は、第2制御TFT121がONになる関係になる。セレクター型駆動方法は図6において説明したとおりである。
The 72
図1において、72本の第1制御線G1が縦方向に延在し、72本の第2制御線G2が縦方向に延在している。第1制御TFT111も第2制御TFT121も基板100の端部に形成されている端子200と接続している。端子200の外側に描かれた点線は、スクライビングライン210を示している。すなわち、基板100が完成した後は、このスクライビングライン210に沿って、基板100がマザー基板から分離される。
In FIG. 1, 72 first control lines G1 extend in the vertical direction, and 72 second control lines G2 extend in the vertical direction. Both the
図1において、スクライビングライン210の外側にはアース線220がスクライビングライン210を囲むように形成されている。図1は、液晶表示装置の左下のみを記載しているが、アース線220はスクライビングライン210の全周を囲んでいる。アース線220は表示領域500における走査線GLと同じ層で形成されている。
In FIG. 1, a
各端子200からは、静電気防止線230がスクライビングライン210およびアース線220を超えて外側に延在し、アース線220の外側において、各静電気防止線230は接続されている。図1において、静電気防止線230はアース線220の外側において、接続されているが、これは、製造プロセスにおける状態であって、基板100が完成した後は、基板100よりも外側の部分はスクライビングライン210に沿って分離される。したがって、基板100が完成したあとは、各端子200間は絶縁されている。
From each terminal 200, an
静電気防止線230は、表示領域500における映像信号線DLと同層で形成されている。したがって、アース線220と静電気防止線230の間には層間絶縁膜300が形成されている。層間絶縁膜300は一般にはSiNによって形成されている。なお、走査線GLと同層で形成されている下側配線、すなわち、アース線220は、例えば、MoWで形成され、映像信号線DLと同層で形成されている上側配線は、すなわち、静電気防止線230は、例えば、Al合金によって形成されている。
The
図1において、端子200よりも内側、すなわち、図1におけるCで示す領域においては、第1制御線G1および第2制御線G2と、走査線引出し線GLL、第1ゲート線112、第2ゲート線122等とは、層間絶縁膜300及びa−Si膜400を介して交差して形成されている。また、表示領域500における走査線GLと映像信号線DLも層間絶縁膜300とa−Si膜400を介して交差して形成されている。
In FIG. 1, the first control line G1, the second control line G2, the scanning line lead line GLL, the
このように、端子200よりも内側においては、互いに交差する上側の配線と下側の配線が交差部において、ショートすることを防止するために、層間絶縁膜300に加え、a−Si膜400を挟んでいる。すなわち、a−Si膜400は不純物をドープしていなければ抵抗率が高く、絶縁物と同じなので、層間絶縁膜300と同じ効果を有する。したがって、交差部においては、層間絶縁膜300が2層形成されたと同じ効果を有することになる。
As described above, in order to prevent the upper wiring and the lower wiring intersecting each other from shorting at the intersection, the
この様子を図2に示す。図2は、例えば、図1におけるA−A断面図である。図2において、基板100の上には下部配線である、走査線引出し線GLLが横方向に延在している。走査線引出し線GLLの上には層間絶縁膜300が形成されている。層間絶縁膜300の上にはa−Si膜400が形成されている。そして、a−Si膜400の上に、上部配線である、第1制御線G1が紙面垂直方向に延在している。なお、表示領域500における走査線GLと映像信号線DLとの交差部も、図2の構成と同様である。
This is shown in FIG. 2 is a cross-sectional view taken along the line AA in FIG. 1, for example. In FIG. 2, a scanning line lead line GLL, which is a lower wiring, extends in the horizontal direction on the
a−Si膜400は第1制御線G1よりも若干広く形成され、第1制御線G1の下を第1制御線G1と同じ方向に延在している。図2に示すように、a−Si膜400の幅は第1制御線G1の幅よりも、片側でw1=1μm程度大きく形成されている。ここで、層間絶縁膜300の厚さは例えば、200nm、a−Si膜400の厚さは例えば、50nm程度である。このように、端子200よりも内側においては、ある程度の静電気が侵入してきてもa−Si膜400の分、上側配線G1と下側配線GLL間の耐電圧は向上している。
The
一方、端子200の外側、すなわち、図1におけるDで示す領域においては、下側配線であるアース線220と上側配線である静電気防止線230が交差して配置している。アース線220と静電気防止線230との間には層間絶縁膜300が形成されている。しかし、この部分には、領域Cとは異なり、層間絶縁膜300の上にはa−Si膜400は形成されていない。
On the other hand, in the outside of the terminal 200, that is, in the region indicated by D in FIG. 1, the
この様子を図3に示す。図3において、基板100の上には、下側配線としてのアース線220が横方向に延在している。アース線220の上には層間絶縁膜300が存在し、層間絶縁膜300の上には、静電気防止線230が紙面の垂直方向に延在している。アース線220と静電気防止線230の間には、層間絶縁膜300のみが存在し、a−Si膜400は存在していない。
This is shown in FIG. In FIG. 3, a
図2と図3を比較すると、図3においては、下側配線と上側配線との間に層間絶縁膜300しか存在していないので、静電気が侵入してきた場合、図2の構成と比較すると絶縁破壊をしやすい。すなわち、静電気が侵入した場合、図1におけるアース線220と静電気防止線230の交差点Xにおいて、絶縁破壊し、静電気はアース線220に逃げるので、図1の領域Cに形成された制御領域、表示領域500における層間絶縁膜、および、TFTは保護されることになる。
Comparing FIG. 2 and FIG. 3, since only the
図1に示すように、本発明の特徴は、このような静電気からの保護をダイオード回路を用いることなく、配線の立体構造のみで行っている点である。本発明の構成によれば、ダイオード回路を用いないので、静電気からの保護回路のスペースを大幅に節約することが出来る。また、ダイオード回路等を用いず、構成が単純であるので、保護回路を低コストで形成でき、かつ、保護回路に起因する製造歩留まりの低下を抑えることが出来る。 As shown in FIG. 1, a feature of the present invention is that such protection from static electricity is performed only by a three-dimensional structure of wiring without using a diode circuit. According to the configuration of the present invention, since no diode circuit is used, the space of the protection circuit against static electricity can be saved greatly. In addition, since the structure is simple without using a diode circuit or the like, the protection circuit can be formed at low cost, and a reduction in manufacturing yield due to the protection circuit can be suppressed.
プロセスによっては、a−Si膜400をエッチングする際、層間絶縁膜300も若干エッチングされる場合がある。この場合の図1における端子200部よりも内側の領域Cの部分における、A−A断面に対応する部分を図4に示す。また、図1における端子200部よりも外側の領域DにおけるB−B断面に対応する部分を図5に示す。
Depending on the process, the
図4において、a−Si膜400の下側では、層間絶縁膜300は当初膜厚を維持しているが、a−Si膜400によって覆われていない部分、すなわち、301の部分における層間絶縁膜の膜厚は当初の膜厚よりも薄くなっている。しかし、図4においては、a−Si膜400が上部配線よりも幅が広く形成されているので、下側配線GLLと上側配線G1間の絶縁耐圧はほとんど低下しない。
In FIG. 4, below the
一方、端子200よりも外側の部分のアース線220と静電気防止線230が交差する部分の断面形状である、図5において、静電気防止線230の下側の部分では層間絶縁膜300は当初の膜厚を維持しているが、静電気防止線230の下側部分以外では、層間絶縁膜は301に示すように、当初の膜厚よりも薄くなっている。図5において、静電気防止線230の端部において、層間絶縁膜300は薄くなっているので、この部分における絶縁耐圧は低下する。
On the other hand, in FIG. 5, the
このように、a−Si膜400のエッチングにおいて、層間絶縁膜300も若干薄くなるようなプロセスを採用することによって、図1の端子200よりも内側の領域、すなわち、領域Cにおける絶縁耐圧と、図1の端子200よりも外側の領域、すなわち、領域Dにおける絶縁耐圧の差はさらに大きくなる。
Thus, in the etching of the
したがって、本実施例によって、静電気が発生した場合の表示領域500および制御領域におけるTFTあるいは層間絶縁膜の保護をより確実に行うことが出来る。 Therefore, according to this embodiment, it is possible to more reliably protect the TFT or the interlayer insulating film in the display area 500 and the control area when static electricity is generated.
なお、以上の説明においては、セレクター型駆動方法の液晶表示装置を用いて説明したが、本発明は、これに限らず、走査線GL等の下側配線と、映像信号線DL等の上側配線とが層間絶縁膜300を介して交差して配置している構成を有する液晶表示装置に適用することが出来る。
In the above description, the liquid crystal display device of the selector type driving method has been described. However, the present invention is not limited to this, and the lower wiring such as the scanning line GL and the upper wiring such as the video signal line DL. Can be applied to a liquid crystal display device having a configuration in which and are arranged so as to cross each other with an
また、以上の説明では、表示領域500および制御領域においては、上側配線の下側で、層間絶縁膜300の上には、a−Si膜400が形成されているとしたが、poly−Siが形成されていても同様な効果を奏することが出来る。
In the above description, in the display region 500 and the control region, the
100…基板、 101…画素TFT、 102…液晶層、 103…画素電極、104…コモン電極、 111…第1制御TFT、112…第1ゲート線、 121…第2制御TFT、122…第2ゲート線、 130…第1ダイオード、140…第2ダイオード、 150…第3ダイオード、160…第4ダイオード、 200…端子、 210…スクライビングライン、 220…アース線、 230…静電気防止線、 300…層間絶縁膜、 301…層間絶縁膜薄化部、400…a−Si膜、500…表示領域、 1000…駆動回路、 G1…第1制御線、 G2…第2制御線、 DL…映像信号線、 GL…走査線、 GLL…走査線引出し線
DESCRIPTION OF
Claims (10)
前記制御領域には、前記端子から前記基板の端部へ延在する第1の配線と、
前記第1の配線と同層に形成され、且つ前記端子から前記基板の端部とは反対側へ延在する第2の配線と、
前記第1の配線よりも前記基板の側の層に形成され、且つ平面的に見て前記第2の配線と交差する第3の配線とを有し、
前記複数の画素の各々は薄膜トランジスタを有し、
前記第3の配線は、前記薄膜トランジスタのゲート電極と電気的に接続されおり、
前記制御領域には、前記複数の画素を駆動する駆動回路が設けられ、
前記第2の配線と前記第3の配線とは、前記駆動回路と電気的に接続されており、
前記基板には、走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、
前記駆動回路は、前記走査線を複数のブロックに分け、前記ブロック毎に前記走査線GLを走査し、
前記走査線の数をm本としたとき、前記第2の配線は、m/nが整数であるn本の複数の第1の制御線と、m/n本の複数の第2の制御線と、m/n本の複数の第3の制御線とを含み、
前記第3の配線はm本形成され、且つ前記第3の配線の各々は、前記走査線の各々と前記第1の制御線の各々とに接続され、
前記駆動回路は、
前記第3の配線にソース電極とドレイン電極とが接続され、前記第2の制御線にゲート電極が接続された第1の薄膜トランジスタと、
前記第3の配線にソース電極とドレイン電極の内の一方が接続され、所定の電位が印加された電源線に他方が接続され、第3の制御線にゲート電極が接続された第2の薄膜トランジスタと、を有し
前記第2の制御線は、前記第1の薄膜トランジスタによって、前記複数のブロックの内の一つのブロックを選択し、
前記第3の制御線は、前記第2の薄膜トランジスタによって前記一つのブロック以外のブロックを選択し、且つ前記所定の電位を前記第3の配線に印加し、
前記第1の制御線の各々は、前記第3の配線を介して、前記一つのブロックが有する前記走査線の各々に走査信号を入力し、
前記第2の配線と前記第3の配線との間には、a−Si膜と絶縁膜とが形成され、
前記第1の配線の下層には、前記絶縁膜が形成され、前記a−Si膜は形成されていないことを特徴とする液晶表示装置。 A liquid crystal display device comprising a substrate having a display area in which a plurality of pixels are formed and a control area adjacent to the display area, and a terminal formed in the control area on the substrate,
In the control region, a first wiring extending from the terminal to an end of the substrate;
A second wiring formed in the same layer as the first wiring and extending from the terminal to the side opposite to the end of the substrate;
A third wiring formed in a layer closer to the substrate than the first wiring and intersecting the second wiring in plan view;
Each of the plurality of pixels has a thin film transistor,
The third wiring is electrically connected to the gate electrode of the thin film transistor,
In the control region, a drive circuit for driving the plurality of pixels is provided,
The second wiring and the third wiring are electrically connected to the drive circuit,
On the substrate, scanning lines extend in a first direction and are arranged in a second direction, video signal lines extend in the second direction and are arranged in the first direction,
The drive circuit divides the scanning line into a plurality of blocks, scans the scanning line GL for each block,
When the number of scanning lines is m, the second wiring includes n first control lines where m / n is an integer, and m / n second control lines. And a plurality of m / n third control lines,
M third wirings are formed, and each of the third wirings is connected to each of the scanning lines and each of the first control lines,
The drive circuit is
A first thin film transistor in which a source electrode and a drain electrode are connected to the third wiring, and a gate electrode is connected to the second control line;
A second thin film transistor in which one of a source electrode and a drain electrode is connected to the third wiring, the other is connected to a power supply line to which a predetermined potential is applied, and a gate electrode is connected to a third control line And having
The second control line selects one of the plurality of blocks by the first thin film transistor,
The third control line selects a block other than the one block by the second thin film transistor, and applies the predetermined potential to the third wiring,
Each of the first control lines inputs a scanning signal to each of the scanning lines of the one block via the third wiring,
An a-Si film and an insulating film are formed between the second wiring and the third wiring,
The liquid crystal display device, wherein the insulating film is formed under the first wiring, and the a-Si film is not formed.
前記第1の膜厚は前記第2の膜厚よりも大きいことを特徴とする請求項1又は請求項2に記載の液晶表示装置。 The insulating film has a first film thickness in a region overlapping with the a-Si film and a second film thickness in a region not overlapping with the a-Si film,
The liquid crystal display device according to claim 1, wherein the first film thickness is larger than the second film thickness.
前記制御領域には、前記端子から前記基板の端部へ延在する第1の配線と、 In the control region, a first wiring extending from the terminal to an end of the substrate;
前記第1の配線と同層に形成され、且つ前記端子から前記基板の端部とは反対側へ延在する第2の配線と、 A second wiring formed in the same layer as the first wiring and extending from the terminal to the side opposite to the end of the substrate;
前記第1の配線よりも前記基板の側の層に形成され、且つ平面的に見て前記第2の配線と交差する第3の配線とを有し、 A third wiring formed in a layer closer to the substrate than the first wiring and intersecting the second wiring in plan view;
前記複数の画素の各々は薄膜トランジスタを有し、 Each of the plurality of pixels has a thin film transistor,
前記第3の配線は、前記薄膜トランジスタのゲート電極と電気的に接続されおり、 The third wiring is electrically connected to the gate electrode of the thin film transistor,
前記制御領域には、前記複数の画素を駆動する駆動回路が設けられ、 In the control region, a drive circuit for driving the plurality of pixels is provided,
前記第2の配線と前記第3の配線とは、前記駆動回路と電気的に接続されており、 The second wiring and the third wiring are electrically connected to the drive circuit,
前記基板には、走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、 On the substrate, scanning lines extend in a first direction and are arranged in a second direction, video signal lines extend in the second direction and are arranged in the first direction,
前記駆動回路は、前記走査線を複数のブロックに分け、前記ブロック毎に前記走査線GLを走査し、 The drive circuit divides the scanning line into a plurality of blocks, scans the scanning line GL for each block,
前記走査線の数をm本としたとき、前記第2の配線は、m/nが整数であるn本の複数の第1の制御線と、m/n本の複数の第2の制御線と、m/n本の複数の第3の制御線とを含み、 When the number of scanning lines is m, the second wiring includes n first control lines where m / n is an integer, and m / n second control lines. And a plurality of m / n third control lines,
前記第3の配線はm本形成され、且つ前記第3の配線の各々は、前記走査線の各々と前記第1の制御線の各々とに接続され、 M third wirings are formed, and each of the third wirings is connected to each of the scanning lines and each of the first control lines,
前記駆動回路は、 The drive circuit is
前記第3の配線にソース電極とドレイン電極とが接続され、前記第2の制御線にゲート電極が接続された第1の薄膜トランジスタと、 A first thin film transistor in which a source electrode and a drain electrode are connected to the third wiring, and a gate electrode is connected to the second control line;
前記第3の配線にソース電極とドレイン電極の内の一方が接続され、所定の電位が印加された電源線に他方が接続され、第3の制御線にゲート電極が接続された第2の薄膜トランジスタと、を有し A second thin film transistor in which one of a source electrode and a drain electrode is connected to the third wiring, the other is connected to a power supply line to which a predetermined potential is applied, and a gate electrode is connected to a third control line And having
前記第2の制御線は、前記第1の薄膜トランジスタによって、前記複数のブロックの内の一つのブロックを選択し、 The second control line selects one of the plurality of blocks by the first thin film transistor,
前記第3の制御線は、前記第2の薄膜トランジスタによって前記一つのブロック以外のブロックを選択し、且つ前記所定の電位を前記第3の配線に印加し、 The third control line selects a block other than the one block by the second thin film transistor, and applies the predetermined potential to the third wiring,
前記第1の制御線の各々は、前記第3の配線を介して、前記一つのブロックが有する前記走査線の各々に走査信号を入力し、 Each of the first control lines inputs a scanning signal to each of the scanning lines of the one block via the third wiring,
前記第2の配線と前記第3の配線との間には、a−Si膜と絶縁膜とが形成され、 An a-Si film and an insulating film are formed between the second wiring and the third wiring,
前記第1の配線の下層には、前記絶縁膜が形成され、前記a−Si膜は形成されていないことを特徴とする表示装置。 The display device, wherein the insulating film is formed under the first wiring and the a-Si film is not formed.
前記第1の膜厚は前記第2の膜厚よりも大きいことを特徴とする請求項5又は請求項6に記載の表示装置。 The display device according to claim 5, wherein the first film thickness is larger than the second film thickness.
前記制御領域には、前記端子から前記基板の端部へ延在する第1の配線と、 In the control region, a first wiring extending from the terminal to an end of the substrate;
前記第1の配線と同層に形成され、且つ前記端子から前記基板の端部とは反対側へ延在する第2の配線と、 A second wiring formed in the same layer as the first wiring and extending from the terminal to the side opposite to the end of the substrate;
前記第1の配線よりも前記基板の側の層に形成され、且つ平面的に見て前記第2の配線と交差する第3の配線とを有し、 A third wiring formed in a layer closer to the substrate than the first wiring and intersecting the second wiring in plan view;
前記複数の画素の各々は薄膜トランジスタを有し、 Each of the plurality of pixels has a thin film transistor,
前記第3の配線は、前記薄膜トランジスタのゲート電極と電気的に接続されおり、 The third wiring is electrically connected to the gate electrode of the thin film transistor,
前記制御領域には、前記複数の画素を駆動する駆動回路が設けられ、 In the control region, a drive circuit for driving the plurality of pixels is provided,
前記第2の配線と前記第3の配線とは、前記駆動回路と電気的に接続されており、 The second wiring and the third wiring are electrically connected to the drive circuit,
前記基板には、走査線が第1の方向に延在して第2の方向に配列し、映像信号線が前記第2の方向に延在して前記第1の方向に配列し、 On the substrate, scanning lines extend in a first direction and are arranged in a second direction, video signal lines extend in the second direction and are arranged in the first direction,
前記駆動回路は、前記走査線を複数のブロックに分け、前記ブロック毎に前記走査線GLを走査し、 The drive circuit divides the scanning line into a plurality of blocks, scans the scanning line GL for each block,
前記走査線の数をm本としたとき、前記第2の配線は、m/nが整数であるn本の複数の第1の制御線と、m/n本の複数の第2の制御線と、m/n本の複数の第3の制御線とを含み、 When the number of scanning lines is m, the second wiring includes n first control lines where m / n is an integer, and m / n second control lines. And a plurality of m / n third control lines,
前記第3の配線はm本形成され、且つ前記第3の配線の各々は、前記走査線の各々と前記第1の制御線の各々とに接続され、 M third wirings are formed, and each of the third wirings is connected to each of the scanning lines and each of the first control lines,
前記駆動回路は、 The drive circuit is
前記第3の配線にソース電極とドレイン電極とが接続され、前記第2の制御線にゲート電極が接続された第1の薄膜トランジスタと、 A first thin film transistor in which a source electrode and a drain electrode are connected to the third wiring, and a gate electrode is connected to the second control line;
前記第3の配線にソース電極とドレイン電極の内の一方が接続され、所定の電位が印加された電源線に他方が接続され、第3の制御線にゲート電極が接続された第2の薄膜トランジスタと、を有し A second thin film transistor in which one of a source electrode and a drain electrode is connected to the third wiring, the other is connected to a power supply line to which a predetermined potential is applied, and a gate electrode is connected to a third control line And having
前記第2の制御線は、前記第1の薄膜トランジスタによって、前記複数のブロックの内の一つのブロックを選択し、 The second control line selects one of the plurality of blocks by the first thin film transistor,
前記第3の制御線は、前記第2の薄膜トランジスタによって前記一つのブロック以外のブロックを選択し、且つ前記所定の電位を前記第3の配線に印加し、 The third control line selects a block other than the one block by the second thin film transistor, and applies the predetermined potential to the third wiring,
前記第1の制御線の各々は、前記第3の配線を介して、前記一つのブロックが有する前記走査線の各々に走査信号を入力し、 Each of the first control lines inputs a scanning signal to each of the scanning lines of the one block via the third wiring,
前記第2の配線と前記第3の配線との間には、a−Si膜と絶縁膜とが形成され、 An a-Si film and an insulating film are formed between the second wiring and the third wiring,
前記第1の配線の下層には、前記絶縁膜が形成され、前記a−Si膜は形成されていないことを特徴とする薄膜トランジスタ基板。 A thin film transistor substrate, wherein the insulating film is formed under the first wiring, and the a-Si film is not formed.
前記第1の膜厚は前記第2の膜厚よりも大きいことを特徴とする請求項8又は請求項9に記載の薄膜トランジスタ基板。 The thin film transistor substrate according to claim 8, wherein the first film thickness is larger than the second film thickness.
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