JPS6350209A - レベルシフト回路 - Google Patents

レベルシフト回路

Info

Publication number
JPS6350209A
JPS6350209A JP61194325A JP19432586A JPS6350209A JP S6350209 A JPS6350209 A JP S6350209A JP 61194325 A JP61194325 A JP 61194325A JP 19432586 A JP19432586 A JP 19432586A JP S6350209 A JPS6350209 A JP S6350209A
Authority
JP
Japan
Prior art keywords
level
signal
vdd
signal terminal
channel transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61194325A
Other languages
English (en)
Inventor
Keiichi Nakayama
中山　啓一
Tatsu Nakamura
達 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP61194325A priority Critical patent/JPS6350209A/ja
Publication of JPS6350209A publication Critical patent/JPS6350209A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は０ＭＯ８使用のディジタル回路で信号レベルを
変換する際に用いるに適したレベルシフト回路に関する
。
従来の技術 従来、ＣＭ　ＯＳディジタル回路において、その信号の
ロウレベル（以下Ｌレベル）、！：ノ・イレペル（以下
Ｈレベル）は通常、接地レベル（ｖｓｓ）（ｉｚの電源
電圧）と電圧レベル（ｖＤＤ）（第１の電源電圧）の電
圧が出力されるようになっている。第２図は従来のＣＭ
ＯＳインバーターの回路構成を示している。第２図にお
いて１は入力信号端子、２は出力信号端子、３はＰチャ
ンネルトランジスタ、４はＮチャンネルトランジスタで
ある。Ｐチャンネルトランジスタ３とＮチャンネルトラ
ンジスタ４で０ＭＯ８を構成する。
上記構成で、入力信号端子１が（ｖＤＤ　＋　Ｖｓｓ　
）／２以上の電圧になるとトランジスタ３がｒ　ＯＦＦ
　Ｊトランジスタ４が「ＯＮ」となり、出力端子２の電
圧はｖ５ｓになる。また、入力端子１が（ＶＤＤ十ｖｓ
ｓ）／２以下の電圧になると、トランジスタ３ｄｆＯＮ
Ｊトランジスタ４がｒ、０ＦＦＪとなり出力端子２の電
位ばＶＤＤになる。
発明が解決しようとする問題点 しかしながら上記従来のインバータでは、出力信号のＬ
レベル、Ｈレベルが”ｓｓ、Ｖ′ＤＤまで達してしまう
。よって、ディジタル信号を同一電源電圧で動作するオ
ペレーショナルアンプ等アクティブ素子を使用したフィ
ルタ等で波形整形しようとする場合、アクティブ素子の
許容入力範囲外となる欠点があった。
本発明は上記従来例の欠点を除去しディジタル信号のレ
ベルをアナログ信号のレベルへ変換するレベルシフト回
路を提供しようとするものである。
問題点を解決するための手段 本発明は上記の目的を達成するために、第１、第２の電
源の電圧であるＶＤＤと−の間に抵抗を挿入し、ｖｐＤ
、ＶＳ８からそれぞれ任意のレベルだけシフトした２つ
の電圧端子をつくる。そして従来ＶｐＤ、ｖ８ｓに接続
していた端子を、それぞれ、任意のレベルだけシフトし
た２つの電圧端子に接続する。それによってディジタル
信号のＬレベル、Ｈレベルをシフトしたディジタル回路
が実現できる。
作用 したがって、本発明によれば、ＶＤＤとＶ８ｓの間に抵
抗を挿入し、ｖｓｓ、ｖＤＤから任意のレベルだけレベ
ルシフトした２つの電圧端子に、従来■ＤＤ、ｖｓｓに
接続していた端子を接続することによってディジタル信
号のＬレベル、Ｈレベルを７ナログ信号のレベルにシフ
トすることができる。ディジタル信号のレベルと、アナ
ログ信号のレベルｔ−同じとして、ディジタル信号のア
ナログ信号への干渉を低減することができる。
実施例 第１図は本発明の一実施例の構成を示すものである。
第１図において、１は信号入力端子、２は信号出力端子
Ｒ１、Ｒ２、Ｒ３は電源ｖ８ｓ、ｖＤＤから任意のレベ
ルだけレベルシフトした電圧端子を作りだすだめの抵抗
、１１はＰチャンネルトランジスタ、１２はＮチャンネ
ルトランジスタである。抵抗Ｒ１、Ｒｔの接点１３をＰ
チャンネルトランジスタ１１のソース側１５と接続し、
抵抗Ｒ１、Ｒ１の接点１４をＮチャンネルトランジスタ
１２のソース側１６へ接続する。
このようと接続すれば接点１３の電圧はＲ，＋Ｒ。
””　　Ｒ１＋Ｒ１＋Ｒ３ｖＤＤ 接点１４の電圧は となる。
入力信号端子１にＨレベルの信号が入力される時、出力
信号端子２には□１＋Ｒ２＋□；　ＶＤＤのレベルの信
号が、出力される。また入力信号端子１にＬレベルの信
号が入力される時、出力信号端子２にＲｔ＋Ｒ３ は□、＋１．＋□、ＶＤＤのレベルの信号が出力される
。
よって入力信号端子１において、Ｖ８ｓのレベルカラｖ
ＤＤのレベルまで、信号レベルが変化していたのに対し
て、出力信号端子２のレベルは となり、抵抗几１、Ｒ１、Ｒ１の抵抗値の比を変えるこ
とによって出力信号端子２のレベルを広範囲に変化させ
ることができる。
なお、上記でＰチャネルトランジスタ１１、Ｎチャネル
トランジスタ１２のドレインは共通に出力信号端子２に
、またゲートは共通に入力信号端子１にそれぞれ接続さ
れていることになる。
発明の効果 本発明は上記実施例よシ明らかなように、分割抵抗Ｒ１
、Ｒ１、Ｒ３の比を変えることによって、ＶＤＤの電源
電圧を変えることなく、ディジタル信号のレベルを変え
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例におけるレベルシフト回路の
ブロック図、第２図は従来のＣＭ　ＯＳディジタル回路
のブロック図である。 １・・・入力信号端子、２・・・出力信号端子、１１・
・・Ｐチャネルトランジスタ、１２・・・Ｎチャネルト
ランジスタ、１３．１４・・・接点、１５．１６・・・
ソース側。 代理人の氏名　弁理士　中　尾　敏　男ほか１名第１図 第２図 ＳＳ

Claims (1)

    【特許請求の範囲】
  1. ＰチャネルトランジスタとＮチャネルトランジスタのゲ
    ート及びドレインを互に共通接続してＣＭＯＳディジタ
    ル回路のディジタル信号の入力信号端子及び出力信号端
    子とすると共に、第１及び第２の電源間の電圧を抵抗分
    割して前記Ｐチャネルトランジスタ及びＮチャネルトラ
    ンジスタのそれぞれのソースに接続することにより前記
    出力信号端子のレベルシフトを行うようにしたレベルシ
    フト回路。
JP61194325A 1986-08-20 1986-08-20 レベルシフト回路 Pending JPS6350209A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61194325A JPS6350209A (ja) 1986-08-20 1986-08-20 レベルシフト回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61194325A JPS6350209A (ja) 1986-08-20 1986-08-20 レベルシフト回路

Publications (1)

Publication Number Publication Date
JPS6350209A true JPS6350209A (ja) 1988-03-03

Family

ID=16322710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61194325A Pending JPS6350209A (ja) 1986-08-20 1986-08-20 レベルシフト回路

Country Status (1)

Country Link
JP (1) JPS6350209A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0439158A2 (en) * 1990-01-25 1991-07-31 Fujitsu Limited High speed level conversion circuit
EP0475711A2 (en) * 1990-09-10 1992-03-18 Ncr International Inc. System for transferring data between IC chips
JPH04286419A (ja) * 1991-03-15 1992-10-12 Nec Eng Ltd レベル変換回路
EP0778672A3 (en) * 1995-12-06 1998-10-21 Mitel Semiconductor Limited Integrated circuit output buffer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50149244A (ja) * 1974-04-08 1975-11-29
JPS5723640B2 (ja) * 1976-02-23 1982-05-19

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50149244A (ja) * 1974-04-08 1975-11-29
JPS5723640B2 (ja) * 1976-02-23 1982-05-19

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0439158A2 (en) * 1990-01-25 1991-07-31 Fujitsu Limited High speed level conversion circuit
EP0475711A2 (en) * 1990-09-10 1992-03-18 Ncr International Inc. System for transferring data between IC chips
JPH04286419A (ja) * 1991-03-15 1992-10-12 Nec Eng Ltd レベル変換回路
EP0778672A3 (en) * 1995-12-06 1998-10-21 Mitel Semiconductor Limited Integrated circuit output buffer

Similar Documents

Publication Publication Date Title
EP0349954A3 (en) Voltage clamped differential to single ended converter circuit
EP0289181A3 (en) Differential circuit with controllable offset
JP2669435B2 (ja) 単一チップ型レシーバ回路
JPS6210047B2 (ja)
JPS6350209A (ja) レベルシフト回路
JPH0521445B2 (ja)
JPH04127703A (ja) 演算増幅回路
GB2214375A (en) Amplifier circuit arrangement
JPH04113275A (ja) 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路
JPS5840919A (ja) 電圧比較回路
JPS58181310A (ja) 電圧利得制御増幅装置
JPS58121831A (ja) 集積回路装置
JPH02174418A (ja) 比較回路
JPS58168311A (ja) 組み合わせエミツタフオロワ回路
KR900006822B1 (ko) Cmos lsi 내부에 구현한 뮤팅회로
JP2808855B2 (ja) 定電圧回路
JPH0115241Y2 (ja)
JPH06216667A (ja) 演算増幅回路
JPH04117074A (ja) 同期分離回路
JPS638673B2 (ja)
JPH08307243A (ja) 電流モード半導体集積回路
JPS60103815A (ja) 演算増幅器
JPH0563464A (ja) 演算増幅器回路
JPH0511470B2 (ja)
JPS58194412A (ja) 制御回路