NL8701032A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. Download PDF

Info

Publication number
NL8701032A
NL8701032A NL8701032A NL8701032A NL8701032A NL 8701032 A NL8701032 A NL 8701032A NL 8701032 A NL8701032 A NL 8701032A NL 8701032 A NL8701032 A NL 8701032A NL 8701032 A NL8701032 A NL 8701032A
Authority
NL
Netherlands
Prior art keywords
pillars
pattern
conductors
layer
semiconductor
Prior art date
Application number
NL8701032A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8701032A priority Critical patent/NL8701032A/nl
Priority to DE3855881T priority patent/DE3855881T2/de
Priority to EP88200798A priority patent/EP0289089B1/en
Priority to JP63104358A priority patent/JPS63285954A/ja
Priority to CN88103212A priority patent/CN1011749B/zh
Priority to KR1019880004884A priority patent/KR0163943B1/ko
Publication of NL8701032A publication Critical patent/NL8701032A/nl
Priority to US07/433,470 priority patent/US4973562A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

PHN 12.106 1 ft N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam, waaraan een aantal isolatiegebieden en een aantal halfgeleidergebieden grenzen, achtereenvolgens een eerste 5 patroon van geleiders, een isolerende laag en een tweede patroon van geleiders wordt aangebracht, waarbij tussen beide patronen plaatselijk onderlinge kontakten tot stand worden gebracht via openingen in dc isolerende laag, die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. De isolatiegebieden kunnen in 10 het halfgeleiderlichaam aangebrachte veldisolatiegebieden zijn, maar ook op het oppervlak aanwezige isolatiegebieden die dienen voor isolatie van bijvoorbeeld poortelektrodes.
Via de openingen in de isolerende laag worden interconnecties gevormd tussen de beide patronen van geleiders. Het 15 eerste patroon, dat op het oppervlak van het halfgeleiderlichaam is aangebracht maakt plaatselijk kontakt met halfgeleiderbieden. Via interconnecties zijn deze halfgeleidergebieden met het tweede patroon van geleiders verbonden. Omdat de interconnecties zijn gerealiseerd op plaatsen die zich zowel boven een halfgeleidergebied als boven een 20 daaraan grenzend isolatiegebied bevinden is veel ruimte op het oppervlak van het halfgeleiderlichaam bespaard. In de praktijk hebben openingen in de isolerende laag via welke de interconnecties tot stand worden gebracht afmetingen die door het fabrikageproces met lithografische- en etsprocesstappen worden bepaald. Zo heeft een dergelijke opening 25 bijvoorbeeld een doorsnede van 1 bij 1 pm. Worden de interconnecties gerealiseerd op plaatsen die alleen maar boven halfgeleidergebieden liggen, dan moeten deze halfgeleidergebieden afmetingen hebben die groter zijn dan die van de openingen in de isolerende laag. Worden de interconnecties gerealiseerd op plaatsen die 30 zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen, dan zijn de openingen dus slechts gedeeltelijk boven de halfgeleidergebieden aanwezig zodat deze halfgeleidergebieden 8701 032 * PHN 12.106 2 veel kleiner kunnen zijn. In het eerste geval moeten de halfgeleidergebieden bijvoorbeeld een oppervlak van circa 2 bij 2 pm vertonen, in het tweede geval een veel kleiner oppervlak.
Uit het artikel "A new device interconnect scheme for sub-5 micron VLSI" van D.C. Chen e.a., Technical Digest of the International Electron Devices Meeting, 1984, pp. 118-121 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij de onderlinge kontakten aanwezig zijn op plaatsen die zowel boven een halfgeleidergebied als boven een veldisolatiegebied liggen. Deze kontakten tussen het eerste en 10 het tweede patroon van geleiders worden tot stand gebracht door in de isolerende laag vensters te etsen die eindigen op het eerste patroon van geleiders en het tweede patroon van geleiders over de aldus gevormde vensters heen te leggen.
Bij de bekende werkwijze, waarbij zowel de isolerende 15 laag als de veldisolatiegebieden uit siliciumoxide bestaan, dient het eerste patroon van geleiders als etsstop bij het etsen van het venster. Hierdoor wordt op de plaatsen waar het venster wordt gevormd, het veldoxide tijdens het etsen beschermd. Zou dit niet het geval zijn, dan wordt na het etsen van het venster in de isolerende laag siliciumoxide 20 het veldoxide eveneens geëtst. Wordt het etsproces niet tijdig gestopt, dan kan het veldoxide plaatselijk geheel worden weggeëtst. Na het aanbrengen van het tweede patroon van geleiders zou dan een p-n-overgang die tegen het veldoxide eindigde kortgesloten zijn. Vooral in die gevallen waarin de p-n-overgang relatief dicht bij het oppervlak van 25 het halfgeleiderlichaam verloopt is het moeilijk om het etsproces tijdig te stoppen. Dit is zeker zo bij halfgeleiderinrichtingen waarbij halfgeleidergebieden, veldisolatiegebieden, geleiders en kontaktvensters met micron en sub-micron afmetingen gerealiseerd moeten worden.
Bij de beschreven bekende werkwijze dient het eerste 30 patroon geleiders als etsstop bij het etsen van de vensters in de isolerende laag. Ter plaatse van elk venster dient daartoe een deel van het eerste patroon aanwezig te zijn met een oppervlak dat groter is dan het oppervlak van de doorsnede van het venster. Om het hiervoor beschreven ongewenste etsen van het veldisolatiegebied te voorkomen moet 35 dat oppervlak ten minste zo groot zijn, dat bij realisatie van het venster onder alle omstandigheden tijdens het etsen van het venster de etsstop aanwezig is. Het venster wordt bepaald door een 8701032 * m PHN 12.106 3 fotolithografisch masker dat wordt afgebeeld op een laag fotolak die op het oppervlak van het halfgeleiderlichaam is aangebracht. Na ontwikkeling is in de fotolak een opening gevormd van bijvoorbeeld 1 bij 1 ym. Daarna wordt het venster geëtst met de resterende fotolak als 5 maskering. Omdat het fotolithografische masker met een zekere uitrichttolerantie (van circa ±0,3 ym) wordt afgebeeld, komt het venster meestal niet precies op zijn plaats terecht. Zeker is alleen, dat het terecht komt op een plaats die zo groot is als het masker uitgebreid met een rand ter grootte van de uitrichttolerantie. In het 10 voorbeeld, met een venster van 1 bij 1 ym, dus een plaats van 1,6 bij 1,6 ym. Wordt het deel van het eerste patroon van geleiders dat bij de vorming van het venster als etsstop dient op soortgelijke, fotolithografische wijze aangebracht, waarbij soortgelijke toleranties een rol spelen, dan moet dit deel een oppervlak vertonen ter grootte van 15 de plaats waar het venster terecht kan komen vermeerderd met een strook met een breedte die gelijk is aan de uitrichttolerantie. In het voorbeeld dus een vierkant van 2,2 bij 2,2 ym. Op het oppervlak is daarvoor een plaats nodig die nog een zelfde bedrag groter is. In het voorbeeld dus 2,8 bij 2,8 ym. Voor een venster van 1 bij 1 ym moet dus 20 een etsstop van 2,2, bij 2,2 ym aanwezig zijn waarvoor op het oppervlak van het halfgeleiderlichaam een plaats van 2,8 bij 2,8 ym moet worden gereserveerd.
Met de uitvinding wordt onder meer beoogd een werkwijze te verschaffen waarmee het mogelijk is om, eveneens zonder dat 25 isolatiegebieden ongewenst geëtst of beschadigd worden, een elektrische verbinding te realiseren tussen het eerste en het tweede patroon van elektrische geleiders waarbij het eerste patroon ter plaatse van de opening in de isolerende laag slechts een minimaal oppervlak hoeft te bezitten terwijl op het oppervlak van het halfgeleiderlichaam 30 slechts een minimale ruimte nodig is.
De werkwijze van de in de aanhef genoemde soort heeft daartoe, volgens de uitvinding, als kenmerk, dat de onderlinge kontakten tot stand worden gebracht door in het eerste patroon van geleiders geleidende pilaren te vormen, na het aanbrengen van de isolerende laag 35 een top van de pilaren bloot te leggen en het tweede patroon over de blootgelegde top van de pilaren heen te leggen.
De pilaar heeft afmetingen die overeenkomen met een 8701032 i* PHN 12.106 4 masker dat bij de vorming van de pilaar met behulp van fotolithografische- en etstechnieken wordt gebruikt. Wordt hetzelfde masker - als hiervoor beschreven werd - gebruikt, dan bezit de pilaar een doorsnede van 1 bij 1 pm. Deze pilaar kan omdat hij van een ander 5 materiaal is als dat van het halfgeleiderlichaam en van het isolatiegebied geëtst worden praktisch zonder dat het halfgeleidermateriaal en het isolatiemateriaal worden aangetast. Het isolatiegebied kan een in het halfgeleiderlichaam aangebracht veldisolatiegebied zijn, maar ook een op het oppervlak aanwezig 10 isolatiegebied dat dient om bijvoorbeeld een poortelektrode te isoleren. Een etsstop bij het maken van de pilaar is niet nodig. Op het oppervlak van het halfgeleiderlichaam hoeft hiervoor slechts een ruimte, die een strook met een breedte ter grootte van de uitrichttolerantie groter is, gereserveerd te worden. In het voorbeeld dus een ruimte van 15 1,6 bij 1,6 pm. Als hiervan een deel van 0,5 bij 1 pm op het halfgeleidergebied ligt is een goede kontaktering daarvan verzekerd.
Een voorkeursuitvoering van de werkwijze volgens de uitvinding, heeft als kenmerk, dat het eerste patroon geleiders wordt gevormd in een dubbellaag met een grondlaag en een toplaag van onderling 20 selektief etsbare materialen, waarbij de pilaren worden gevormd in de toplaag en daarna de grondlag wordt geëtst waarbij de pilaren als etsmasker gebruikt worden.
In de grondlaag kunnen verschillende patronen geëtst worden. Zo kunnen de pilaren als het ware afgeheeld worden in de 25 grondlaag. Ook kunnen in de grondlaag geleiderbanen gevormd worden waarbij dan de pilaren op een zelfregistrerende wijze aansluiten. In dit laatste geval kan een geleiderbaan met een breedte die even groot of zelfs smaller is dan de pilaar rechtstreeks aansluiten aan de pilaar. Verder kunnen in de grondlaag nog geleiderbanen gevormd worden die niet 30 aansluiten op een pilaar maar die bijvoorbeeld over een veldoxidegebied lopen en twee daaraan grenzende halfgeleidergebieden met elkaar verbinden.
In de praktijk kunnen de pilaren en de overige geleiderbanen erg goed in de dubbellaag worden gevormd als de grondlaag 35 hoofdzakelijk uit wolfraam en de toplaag hoofdzakelijk uit aluminium bestaat. Aan het wolfraam is bijvoorbeeld circa 10 vol % titaan en aan het aluminium bijvoorbeeld circa 0,5 vol % silicium toegevoegd. Ook
870103 Z
* ΡΗΝ 12.106 5 andere toevoegingen in kleine hoeveelheden zijn nog mogelijk.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld, nader toegelicht aan de hand van een tekening. In de tekening tonen: 5 Fig. 1 t/m Fig. 5 schematisch en in dwarsdoorsnede enkele achtereenvolgende stadia van vervaardiging van een halfgeleiderinrichting met behulp van de werkwijze volgens de uitvinding.
Fig. 6 en 7 schematisch een interconnectie tussen een 10 eerste en een tweede patroon van geleiders gerealiseerd met een bekende werkwijze,
Fig. 8 en 9 schematisch een interconnectie tussen een eerste en een tweede patroon van geleiders gerealiseerd met de werkwijze volgens de uitvinding, 15 Fig. 10 t/m 13 meer in detail enkele stadia zoals getoond in de figuren 1 t/m 5 en
Fig. 14 en 15 enkele varianten van de in de figuur 5 getoonde interconnecties.
De figuren 1 tot en met 5 tonen schematisch en in 20 dwarsdoorsnede enkele achtereenvolgende stadia van vervaardiging van een halfgeleiderinrichting met behulp van de werkwijze volgens de uitvinding. Uitgegaan wordt van een halfgeleiderlichaam 1 van silicium van het n-geleidingstype met een oppervlak 2 waaraan een aantal halfgeleidergebieden 3 grenzen die van elkaar geïsoleerd zijn door 25 veldisolatiegebieden 4. In de tekening zijn twee van zulke gebieden getekend, het zal echter duidelijk zijn, dat een halfgeleiderinrichting in de praktijk zeer veel van dergelijke gebieden kan bevatten. De veldisolatiegebieden 4 bestaan uit siliciumoxide dat door locale oxidatie van silicium verkregen kan zijn. Ook kunnen in het 30 halfgeleiderlichaam 1 geëtste groeven gevuld zijn met siliciumoxide.
De halfgeleidergebieden 3 bevatten een aanvoerzone 5 en een afvoerzone 6 van een veldeffekttransistor. Beide zones 5,6 zijn van het p-geleidingstype en vormen in het halfgeleidergebied 3 met het daar aanwezige n-type materiaal een p-n-overgang 7 die op een afstand van 35 circa 0,3 pm van het oppervlak 2 verloopt. Op het oppervlak 2 is een poortelektrode 8 aangebracht van geleidend polykristallijn silicium die op een circa 20 nm dikke laag poortoxide 9 ligt en die zijdelings is 8701032 ► PHN 12.106 6 geïsoleerd door randen 10 van siliciumoxide. Op het oppervlak 2 is verder bijvoorbeeld nog een geleider 11 van geleidend polykristallijn silicium aanwezig die eveneens zijdelings is geïsoleerd door randen 10 van siliciumoxide.
5 Op het oppervlak 2 worden, zoals verder nog in detail zal worden beschreven, een eerste patroon van geleider 20, een isolerende laag 21 en een tweede patroon van geleiders 22 aangebracht (zie figuur 5). De isolerende laag 21 bestaat uit siliciumoxide dat bijvoorbeeld is verkregen door het halfgeleiderlichaam 1 op 400°C te 10 verhitten in een atmosfeer van silaan en zuurstof.
Tussen de beide patronen geleiders 20 en 22 worden plaatselijk onderlinge kontakten tot stand gebracht via openingen 23 in de isolerende laag. Deze openingen 23 liggen zowel boven een halfgeleidergebied 3 als boven een daaraan grenzend veldisolatiegebied 15 4, waardoor de ruimte op het oppervlak 2 zeer efficient is gebruikt. In de praktijk hebben de openingen 23 in de isolerende laag 21 afmetingen die door het fabrikageproces, met fotolithografische- en etsprocessen, worden bepaald. Een dergelijke opening heeft bijvoorbeeld een doorsnedevan 1 bij 1 pm. Wordt een dergelijke opening gerealiseerd door 20 in de isolerende laag 21 een venster van die afmetingen te etsen, dan mag deze opening niet aanwezig zijn boven het veldisolatiegebied 4. Bij het etsen van een dergelijk venster in de laag 21 die uit siliciumoxide bestaat, zou dan het eronder liggend siliciumoxide van het veldisolatiegebied 4 eveneens geëtst worden. Wordt het etsen dan 25 niet tijdig gestopt, dan kan het veldisolatiegebied 4 plaatselijk voor een deel weggeëtst worden. De ondiepe p-n overgang 7 zou dan na het aanbrengen van het tweede patroon van geleiders gemakkelijk kortgesloten kunnen worden. Zou de opening 23 op deze wijze gemaakt worden dan zou het halgeleidergebied 3 zo groot moeten zijn dat het silicium altijd als 30 etsstop tijdens het etsen van het siliciumoxide kan dienen. Dit betekent, dat het, als de opening een doorsnede van 1 bij 1 pm bezit en als deze binnen een tolerantie van + 0,3 μι op een gewenste plaats kan worden gerealiseerd, een oppervlak van ten minsste 1,6 bij 1,6 pm of beter nog een oppervlak van circa 2 bij 2 pm moet vertonen. Mag die 35 opening 23 zich wel ten dele boven het veldisolatiegebied 4 bevinden, dan kan zoals nog blijken zal het halfgeleidergebied 3 veel kleiner zijn.
8701 032 ΡΗΝ 12.106 7 «ί
Uit het artikel "A new device interconnect scheme for submicron VliSI" van D.C. Chen e.a.r Technical Digest of the International Electron Devices Meeting 1984, pp. 118-121, is een werkwijze bekend waarbij de opening 23 wel ten dele boven het veldoxide 4 aanwezig is en 5 die is gerealiseerd door het etsen van een venster in de isolerende laag 21 zonder dat daarbij het hiervoor genoemde gevaar bestaat dat het veldisolatiegebied 4 op ongewenste wijze geëtst wordt.
(Zie Figuur 6). Bij deze bekende werkwijze dient een deel 30 van het eerste patroon van geleiders als een etsstop bij het etsen van de 10 opening 23 in de isolerende laag 21. Hierdoor wordt het onderliggende veldisolatiegebied 4 beschermd. Het deel 30 dient daartoe echter een oppervlak te vertonen dat veel groter is dan de doorsnede van de opening 23. Het moet zo groot zijn, dat bij realisatie van de opening 23 onder alle omstandigheden tijdens het etsen de etsstop aanwezig is.
15 De afmetingen van de opening worden bepaald door de afmetingen van een fotolithografisch masker dat wordt afgebeeld op een laag fotolak. Na ontwikkeling is daarin dan bijvoorbeeld een opening van 1 bij 1 pm gevormd. Daarna wordt in de isolerende laag 21 een venster geëtst met de resterende fotolak als masker. Het venster bezit dan 20 eveneens een met maatstreep 31 aangeduide doorsnede van 1 bij 1 pm.
Omdat het fotolithografische masker met een zekere uitzichttolerantie van circa ±0,3 pm wordt afgebeeld, komt de opening 23 meestal met groeien op zijn plaats terecht, maar kan deze over een afstand van 0,3 pm naar alle kanten verschoven zijn, wat schematisch met maatstrepen 32 25 en 33 is aangeduid. Zeker is alleen dat de opening terecht komt op een, met maatstreep 34 aangeduide plaats die een rand met een breedte van 0,3 pm groter is dan de genoemde 1 bij 1 pm. Deze plaats 34 meet dus 1,6 bij 1,6 pm.
Het deel 30 van het eerste patroon van geleiders dat hier 30 als etsstap dient wordt op soortgelijke wijze met fotolithografische- en etsprocesstappen gemaakt, waarbij eveneens een uitzichttolerantie van circa ±0,3 pm een rol speelt. Het deel 30 moet daarom een met maatpijl 35 aangeduide doorsnede vertonen die een rand met een breedte van 0,3 groter is dan de plaats 34. Een oppervlak van 2,2 bij 2,2 pm 35 dus. Daarvoor moet op het oppervlak 2 een met maatpijl 36 aangeduide plaats worden gereserveerd die nog weer zo'n rand groter is, d.w.z. een plaats van 2,8 bij 2,8 pm.
8701 032 PHN 12.106 8
Bij de werkwijze volgens de uitvinding worden de onderlinge kontakten tussen het eerst patroon van geleiders 20 en het tweede patroon van geleiders 22 tot stand gebracht door in het eerste patroon van geleiders 20 geleidende pilaren te vormen, na het aanbrengen 5 van een isolerende laag een top van de pilaren bloot te leggen en het tweede patroon 22 over de blootgelegde top van de pilaren heen te leggen. Dit gebeurt door het oppervlak 2 van het halfgeleiderlichaam 1 (zie figuren 2 en 3) te bedekken met een elektrisch geleidende laag, in dit voorbeeld een dubbellaag met een grondlaag 41 en een toplaag 40 10 waarvan de bijzondere voordelen later nog besproken zullen worden. Op deze laag, 40,41 wordt op gebruikelijke wijze een fotolakmasker 42 aangebracht. Het fotolakmasker 42 omvat een aantal delen 43 met een doorsnede van 1 bij 1 pm. Daarna wordt de elektrisch geleidende laag 40,41 geëtst met het fotolakmasker 42 als masker waarbij pilaren 15 worden gevormd.
Figuur 8 toont een dergelijke pilaar 44 die zowel in toplaag 40 als in de grondlaag 41 is geëtst. De afzonderlijke lagen zijn in de tekening vanwege de duidelijkheid niet meer aangeduid. De pilaar 44 heeft een doorsnede die overeenkomt met die van een deel 43 20 van het fotolakmasker, d.w.z. een schematisch met maatpijl 45 aangeduide doorsnede van 1 bij 1 pm. De geleidende laag 40,41 kan van zo'n materiaal vervaardigd worden dat de pilaar 44 zo kan worden geëtst, dat het veldisolatiegebied 4 en het halfgeleidergebied 2 praktisch niet worden aangetast. Een etsstap is dan niet nodig. Omdat het etsmasker 43 25 met een zekere uitrichttolerantie van circa ±0,3 pm wordt aangebracht, kan de pilaar 44 over een afstand van 0,3 pm naar alle kanten verschoven, zover schematisch met maatstrepen 46 en 47 is aangeduid, op het oppervlak 2 terecht komen. Op het oppervlak 2 moet daarom een plaats worden gereserveerd met een oppervlak, zoals aangeduid 30 met maatstreep 48 dat gelijk is aan de doorsnede van de pilaar 44 vermeerderd met een rand met een breedte van 0,3 pm. Een ruimte dus van 1,6 bij 1,6 pm. Opgemerkt wordt, dat de ruimte die op het oppervlak moest worden gereserveerd om met de bekende werkwijze (zie figuur 6) een soortgelijke interconnectie tot stand te brengen 2,8 bij 2,8 pm groot 35 was.
Nadat de pilaren 44 gevormd zijn wordt het oppervlak 2 bedekt met een isolerende laag 50, door het halfgeleiderlichaam 1 op 8701032 PHN 12.106 9 400°C te verhitten in een atmosfeer van silaan en zuurstof waarbij een laag siliciumoxide gevormd wordt. Deze laag siiiciumoxide 50 bedekt tevens de pilaren 44 (zie figuur 10). Daarna wordt de laag 50 zodanig geëtst dat de uiteindelijke isolerende laag 21 wordt gevormd en dat 5 van de pilaren 44 een top 51 wordt blootgelegd, (zie de figuren 11,12 en 13). Dit kan zo gebeuren, dat de laag 21 een oppervlak 52 vertoont dat hoger ligt dan de top 51 van de pilaar 44 (figuur 11), dat lager ligt dan de top 51 (figuur 12) of dat juist even hoog ligt als de top 51 van de pilaar 44 (figuur 13). Op het oppervlak 52 wordt tweede patroon 10 geleider 22 aangebracht, waarbij dit over de top 51 heen ligt en door elektrisch kontakt mee maakt.
Het eerste patroon geleider 20 wordt gevormd in een dubbellaag met een grondlaag 41 en een toplaag 40 van onderling selektief etsbare materialen. Met het etsmasker 42 met de fotolakdelen 15 43 worden nu eerst pilaren 55 gevormd in de toplaag 40. Na het op gebruikelijke wijze aanbrengen van een tweede fotolakmasker 56 wordt de grondlaag 41 geëtst. In de grondlaag 41 kunnen aldus verschillende patronen geëtst worden. Zo kunnen dë pilaren 55 als het ware afgebeeld worden in de grondlaag waarbij delen 57 gevormd worden. In deze gevallen 20 vervult de grondlaag geen enkele rol en had evengoed weggelaten kunnen worden. Figuur 4 toont hiervan als voorbeeld de pilaar 44 zoals die besproken is aan de hand van de figuren 8 tot en met 13. Bij de overige pilaren 55 in figuur 4 is in de grondlaag 41 een geleiderbaan 58 gevormd waarbij de pilaren op zelfregistrerende wijze aansluiten. De pilaar 55 25 wordt bij het etsen van de geleiderbanen 58 als etsmasker gebruikt dat aansluit op het etsmasker 56. In figuur 4 zijn twee van dergelijke situaties weergegeven waarvan in een geval de geleider 58 kontakt maakt met de op het oppervlak 2 liggende geleider 11 van polykristallijn silicium. Verder toont figuur 4 nog een geleider 59 die slechts in de 30 onderlaag is gevormd en die de onderliggende aanvoerzone 5 verbindt met een niet getekend eldes in de halfgeleider liggend punt.
Figuur 9 geeft een bovenaanzicht van een situatie waarbij de pilaar 55 in de toplaag 40 is gevormd en aansluit op de geleiderbaan 58 die is gevormd in de grondlaag 41. Voor de pilaar 55 moet op het 35 oppervlak 2 een ruimte worden gereserveerd die is aangeduid met een stippellijn 60 en die zoals hiervoor beschreven 1,6 bij 1,6 pm meet.
Voor het geleiderspoor 58, met bijvoorbeeld een breedte van1 pm, moet om 8701 032 PHN 12.106 10 dezelfde reden als bij de pilaar, een ruimte worden gereserveerd die is aangeduid met een stippellijn 61 en welke een strook met een breedte van 1,6 pm is. Ter vergelijking toont figuur 7 een vergelijkbare situatie waarbij de aansluiting tussen beide geleiderpatronen op de bekende wijze 5 wordt gerealiseerd. Voor het deel 30 van het tweede patroon waarboven het venster 23 was gesitueerd, moest een ruimte die is aangeduid met een stippellijn 62 worden gereserveerd van 2,8 bij 2,8 pm. Voor een daarop aansluitende geleider 63 een met een stippellijn bij aangeduide strook met een breedte van 1,6 pm. Uit de figuren 7 en 9 blijkt, dat bij de 10 realisatie van het eerste geleiderpatroon 20 waarbij de pilaren 55 verbonden zijn met geleiders 57 die zijn gevormd in de grondlaag 41 zoals dat bij de werkwijze volgens de uitvinding het geval is een grote ruimtebesparing wordt verkregen.
Het eerste patroon geleiders 20 wordt, volgens de 15 uitvinding, gevormd in een dubbellaag met een grondlaag 41 die hoofdzakelijk bestaat uit wolfraam, en een toplaag 40 die hoofdzakelijk bestaat uit aluminium. Aan het wolfraam is bijvoorbeeld circa 10 vol % titaan en van het aluminium is bijvoorbeeld circa 0,5 vol % silicium toegevoegd. Ook andere toevoegingen zoals stikstof in wolfraam en koper 20 in aluminium zijn nog mogelijk. Het aluminium is selektief etsbaar ten opzichte van het wolfraam in een chloorhoudend plasma (bijvoorbeeld in een plasma van CCl^ en CI2) waarna het wolfraam selektief etsbaar is ten opzichte van silicium en siliciumverbindingen in een gebufferde peroxide oplossing.
25 Bij voorkeur wordt bij het blootleggen van de top 51 van de pilaren 44,55, de isolerende laag 50 (zie figuren 10, 12 en 13) zo geëtst, dat deze laag 21 na etsen een praktisch vlak oppervlak 52 vertoont dat praktisch samenvalt met of lager ligt dan de top 51 van de pilaren 44,55. Dit kan bijvoorbeeld door boven op de laag 50 nog een 30 laag lak 70 aan te brengen welke een vlak oppervlak 71 vertoont en door daarna het halfgeleiderlichaam te onderwerpen aan een etsbehandeling waarbij de laklaag 70 en de isolerende laag 50 praktisch even snel geëtst worden. Het tweede patroon geleiders 22 kan dan worden aangebracht op een praktisch vlak oppervlak 52 hetgeen veel eenvoudiger 35 is dan op een niet vlak oppervlak.
Het aanbrengen van een laag lak 70 met een vlak oppervlak 71 wordt sterk vergemakkelijkt door op het oppervlak 2 van het 8701032 PHN 12.106 11 halfgeleiderlichaam 1 een aantal dummy pilaren 75 wordt gevormd in het eerste patroon geleiders 20, dat gezien over het oppervlak 2 een praktisch regelmatige bezetting met pilaren wordt gerealiseerd. Aldus worden sterke verschillen in oppervlakte-topografie vermeden waarmee 5 bereikt wordt dat de isolerende laag 50 eveneens minder sterke verschillen in oppervlakte-topografie zal vertonen. Na aanbrengen van de laag lak 70 zal deze een veel vlakker oppervlak vertonen dan wanneer deze was aangebracht op een oppervlak dat de grotere oppervlakte-topografie vertoonde.
10 Na aanbrengen van het tweede patroon geleider 22 wordt het geheel wederom bedekt met een tweede isolerende laag met eventueel een derde patroon van geleiders dat kontakt maakt met het tweede patroon via openingen in de tweede isolerende laag. Dit is vanwege de duidelijkheid in de tekening niet aangegeven.
15 Het zal duidelijk zijn dat de uitvinding niet beperkt is tot het gegeven voorbeeld, maar dat er binnen het kader van de uitvinding not vele variaties mogelijk zijn. Zo kunnen de aanvoerzones 5, de afvoerzones 6, de poor tel ektroden 8 en de extra geleiders 11, voordat de geleidende dubbellaag 40,41 wordt aangebracht, aan hun 20 oppervlak op gebruikelijke wijze voorzien worden van een silicidelaagje door bijvoorbeeld het oppervlak 2 te bedekken met een laagje titaan, een warmtebehandeling uit te voeren en het niet gereageerde titaan weg te etsen.
In het voorgaande is beschreven dat de interconnecties 25 via pilaren 44 tot stand werden gebracht op plaatsen die zich zowel boven veldoxidegebieden 4 als boven halfgeleidergebieden 3 bevinden. Eveneens met het voordeel van ruimtebesparing kunnen deze interconnecties tot stand worden gebracht op plaatsen die zich zowel boven halfgeleidergebieden 3 als boven andere isolatiegebieden, zoals 30 bijvoorbeeld het isolatiegebied 10 dat dient als isolatie van de poortelektrode 8 {zie figuur 14). Bijzonder veel ruimtebesparing wordt verkregen als deinterconnectie tot stand wordt gebracht op een plaats die zich zowel boven het halfgeleidergebied 3, als boven het veldisolatiegebied 4 als boven het isolatiegebied 10 bevindt (zie figuur 35 15).
8701032

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam, waaraan een aantal isolatiegebieden en een aantal halfgeleidergebieden grenzen, achtereenvolgens een eerste patroon van 5 geleiders, een isolerende laag en een tweede patroon van geleiders wordt aangebracht, waarbij tussen beide patronen plaatselijk onderlinge kontakten tot stand worden gebracht via openingen in de isolerende laag, die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen, met het kenmerk, dat de onderlinge kontakten tot 10 stand worden gebracht door in het eerste patroon van geleiders geleidende pilaren te vormen, na het aanbrengen van de isolerende laag een top van de pilaren bloot te leggen en het tweedepatroon over de blootgelegde top van de pilaren heen te leggen.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat het 15 eerste patroon geleiders wordt gevormd in een dubbellaag met een grondlaag en een toplaag van onderling selektief etsbare materialen, waarbij de pilaren worden gevormd in de toplaag en daarna de grondlaag wordt geëtst waarbij de pilaren als etsmasker gebruikt worden.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat het 20 eerste patroon geleiders wordt gevormd in een dubbellaag met een grondlaag die hoofdzakelijk uit wolfraam bestaat en met een toplaag die hoofdzakelijk uit aluminium bestaat.
4. Werkwijze volgens conclusie 1,2 of 3 met het kenmerk, dat bij het blootleggen van de top van de pilaren de isolerende laag Zo 25 wordt geëtst, dan deze na het etsen een praktisch vlak oppervlak vertoont dat praktisch even hoog of lager ligt als de top van de pilaren.
5. Werkwijze volgens conclusie 4, met het kenmerk, dat in het eerste patroon van geleiders een aantal dummy pilaren wordt gevormd op zulke plaatsen in het oppervlak, dat gezien over het 30 oppervlak een praktisch regelmatige bezetting met pilaren wordt gerealiseerd. 8701032
NL8701032A 1987-05-01 1987-05-01 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. NL8701032A (nl)

Priority Applications (7)

Application Number Priority Date Filing Date Title
NL8701032A NL8701032A (nl) 1987-05-01 1987-05-01 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
DE3855881T DE3855881T2 (de) 1987-05-01 1988-04-26 Verfahren zur Herstellung einer Halbleiteranordnung mit Zwischenverbindungen, die über einer Halbleiterzone und über einer angrenzenden Isolationszone angebracht sind
EP88200798A EP0289089B1 (en) 1987-05-01 1988-04-26 Method of manufacturing a semiconductor device having interconnections located both above a semiconductor region and above an isolation region adjoining it
JP63104358A JPS63285954A (ja) 1987-05-01 1988-04-28 半導体装置の製造方法
CN88103212A CN1011749B (zh) 1987-05-01 1988-04-28 一种半导体器件互连的制造方法
KR1019880004884A KR0163943B1 (ko) 1987-05-01 1988-04-29 반도체 소자 제조방법
US07/433,470 US4973562A (en) 1987-05-01 1989-11-06 Method of manufacturing a semiconductor device having interconnections located both above a semiconductor region and above an isolation region adjoining it

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8701032A NL8701032A (nl) 1987-05-01 1987-05-01 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
NL8701032 1987-05-01

Publications (1)

Publication Number Publication Date
NL8701032A true NL8701032A (nl) 1988-12-01

Family

ID=19849941

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8701032A NL8701032A (nl) 1987-05-01 1987-05-01 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.

Country Status (7)

Country Link
US (1) US4973562A (nl)
EP (1) EP0289089B1 (nl)
JP (1) JPS63285954A (nl)
KR (1) KR0163943B1 (nl)
CN (1) CN1011749B (nl)
DE (1) DE3855881T2 (nl)
NL (1) NL8701032A (nl)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers
JP3022744B2 (ja) * 1995-02-21 2000-03-21 日本電気株式会社 半導体装置及びその製造方法
US6191484B1 (en) * 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5593919A (en) * 1995-09-05 1997-01-14 Motorola Inc. Process for forming a semiconductor device including conductive members
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
US6486066B2 (en) * 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
JP3971213B2 (ja) * 2002-03-11 2007-09-05 アルプス電気株式会社 キーボード入力装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267012A (en) * 1979-04-30 1981-05-12 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4486946A (en) * 1983-07-12 1984-12-11 Control Data Corporation Method for using titanium-tungsten alloy as a barrier metal in silicon semiconductor processing
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
US4541169A (en) * 1984-10-29 1985-09-17 International Business Machines Corporation Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
GB8518231D0 (en) * 1985-07-19 1985-08-29 Plessey Co Plc Producing layered structures
JPS6289331A (ja) * 1985-10-16 1987-04-23 Toshiba Corp 微細パタ−ンの加工方法
NL8600021A (nl) * 1986-01-08 1987-08-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
US4873565A (en) * 1987-11-02 1989-10-10 Texas Instruments Incorporated Method and apparatus for providing interconnection between metallization layers on semiconductor devices

Also Published As

Publication number Publication date
CN88103212A (zh) 1988-11-30
JPH0580150B2 (nl) 1993-11-08
KR880014660A (ko) 1988-12-24
CN1011749B (zh) 1991-02-20
DE3855881D1 (de) 1997-05-28
KR0163943B1 (ko) 1999-02-01
JPS63285954A (ja) 1988-11-22
US4973562A (en) 1990-11-27
EP0289089A1 (en) 1988-11-02
DE3855881T2 (de) 1997-11-06
EP0289089B1 (en) 1997-04-23

Similar Documents

Publication Publication Date Title
US5283461A (en) Trench conductor and crossunder architecture
US5869357A (en) Metallization and wire bonding process for manufacturing power semiconductor devices
US5384274A (en) Method of making a combined semiconductor device and inductor
US4449287A (en) Method of providing a narrow groove or slot in a substrate region, in particular a semiconductor substrate region
US7425473B2 (en) Method of fabricating a thin film transistor for an array panel
US5057895A (en) Trench conductor and crossunder architecture
US4267633A (en) Method to make an integrated circuit with severable conductive strip
US5665991A (en) Device having current ballasting and busing over active area using a multi-level conductor process
JPS61114585A (ja) 電気的結線構造及びその形成方法
NL8701032A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
NL8402856A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4549199A (en) Semiconductor device providing a contact structure which can be miniaturized
NL8501339A (nl) Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
WO1994025986A1 (de) Halbleiterbauelement mit stromanschlüssen für hohe integrationsdichte
US5924006A (en) Trench surrounded metal pattern
JPH0760859B2 (ja) 半導体装置及びその製造方法
KR100233315B1 (ko) 반도체 집적 회로 및 그 제조 방법
JPS6140059A (ja) 半導体装置の製造方法
US6563189B1 (en) Method of adding Zener zap aluminum bridged anti-fuses to a tungsten plug process
US5101262A (en) Semiconductor memory device and method of manufacturing it
JPS61224317A (ja) 導電性電極の製造方法
US5075754A (en) Semiconductor device having improved withstanding voltage characteristics
JPH05217942A (ja) 半導体装置の製造方法
JPH0582548A (ja) 半導体装置
JPS60121769A (ja) Ｍｉｓ半導体装置の製法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed