TW379298B - Memory updating history saving device and memory updating history saving method - Google Patents

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TW379298B
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Description

A7 ___B7 五、發明説明(1 ) 發明背景 本發明係關於在復原電腦系統之主記億之內容之記億 體狀態恢復機能之實現上,必要之保存主記億之更新經歷 信息之記憶體更新經歷保存裝置及記憶體更新經歷保存方 法。 在一般之電腦系統中,於實行程式之場合,一旦在進 行處理時,一般無法進行返回以前之狀態以再進行處理。 然而,於如下所示之各種的應用技術中,期望具有將 記憶體之內容回復以前之狀態,由該時間點繼續處理之機 能(記憶體狀態恢復機能memory status restore function) ° (1')軟體除錯(software debugging)。 在程式之實行中某些之錯誤產生之場合,介經回溯至 以前之狀態,可以分析錯誤之原因。 (2 )容錯系統(fault-tolerant system) 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在系統之動作中,由於某些之故障,處理無法繼續之 場合,介經回復以前之狀態由其再進行處理,可以不使系 統停止而繼續動作。 此種容錯技術,例如被揭示在Philip A Bernstein, 'Sequoia:A Fau 11-To 1 erant Tightly Coupled Multiprocessor for Transaction Processing,* IEEE Computer, Vol.21,No.2, 1 988 ° (3 )反饋(backtracking) 在邏輯型之程式語言中,實行狀態之反饋爲基本之操 ^紙張尺度適用中國國家標準(CNS > A4規格(2丨0X297公釐1 -4 - A7 _ B7 五、發明説明(2 ) 作》介經使用記憶體之內容回復以前之狀態之機能,可以 實現反饋。 做爲實現如以上之記憶體狀態恢復機能之方法,被思 考之技術之一爲%反向手法'。此種技術,例如被揭示於 Rok Sosic, 'Historyecache:Hardwave Support for Reverse Execution# Copmuter Aren i tecture News, V o1 ,22,No.5, 1 994 · 在圖1表示利用1反向手法^ ,爲了實現記憶體恢復 機能,必要之先前的典型的電腦系統之構成。 在圖1之系統中,設置N個之CPUSli-S 1N, 對應各C P U之N個之超高速緩衝存儲器4 1 1〜4 1Ν» 超髙速緩衝存儲器4 1 a〜4 11^通過系統匯流排5 0而連 接於記憶體控制部6 0。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 記憶體控制部6 0與主記憶體.7 0及重新處理前內容 記錄緩衝器8 0連接,控制對於主記憶體7 0及重新處理 前內容記錄緩衝器8 0之存取。重新處理前內容記錄緩衝 器8 0係用於吞儲由主記憶體7 0之更新前資料(Previous data) 與其之更新位址 (update address) 之組所形 成之更新經歷信息(before-image)者。 記憶體控制部6 0,對於主記憶體7 0之寫入要求產 生時,先於對於主記憶體7 0之實際之寫入存取,由主記 憶體7 0讀出寫入對象之更新前資料,將與其讀出資料 對應之更新位址寫入重新處理前內容記錄緩衝器8 0。 介經此種構成,於故障產生時,只須將重新處理前內 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) -5 - A7 _____B7 五、發明説明(3 ) 容記錄緩衝器8 0之更新經歷信息寫回主記億體7 0,可 以將主記憶體7 0之內容復原成故障產生前之狀態。 然而,在此種方式中,有必要編入控制對於重新處理 前內容記錄緩衝器8 0之存取之緩衝器存取控制機能,以 及爲了保存主記憶體7 0之狀態,控制必要之各種機能用 之狀態保存控制機能等,無法利用既存之記憶體控制器, 有必須新開發記憶體控制部6 0用之專用之記憶體控制器 之問題。.因此,原原本本的沿用既存之電腦系統以實現記 憶體愎復機能,現實上有困難。 發明之摘要 本發明乏目的在提供:不須改造既有之電腦系統之記 憶體控制部,可以原原本本的沿用既有之電腦系統,而很 容易地實現記憶體狀態恢復機能之記憶體更新經歷保存裝 置及記憶體更新經歷保存方法》 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明於使用於具備1個以上之C P U,及對應各 C P U而設置之1個以上之超高速緩衝存儲器,及主記憶 體以及控制此主記憶體之記憶體控制器,及連接1個以上 之超高速緩衝存儲器與上述記憶體控制器之匯流排之電腦 系統,爲了復原上述主記憶體之記憶內容必須之保存更新 經歷信息之記憶體更新經歷保存裝置中,具備用於將上述 主記憶體之更新前資料與其更新位址之組合做爲上述更新 經歷信息而存儲之緩衝器,以及連接於上述匯流排,控制 對於上述緩衝器之更新經歷信息之寫入之緩衝器存取控制 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 6 A7 B7 五、發明説明(4 ) 裝置。 上述緩衝器存取控制裝置之特徵爲具備:在對於與其 對應之超高速緩衝存儲器有由c P U來之寫入存取要求之 場合,響應由該超高速緩衝存儲器發行於系統匯流排之指 令,把成爲上述寫入存取要求之對象之上述主記憶體上之 資料讀出用之讀出指令發出於上述匯流排上之指令發出裝 置,以及響應上述讀出指令之發出,介經上述記憶體控制 器將由上述主記憶體讀出於上述匯流排上之資料以及對應 於該資料之位址存儲於上述緩衝器之更新經歷寫入裝置。 經濟部中央標隼局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 關於此記憶體更新經歷保存裝置,有別於記憶體控制 器另外設置緩衝器存取控制裝置,其連接在匯流排。緩衝 器存取控制裝置並不在對於主記億體之寫入存取要求被送 到記憶體控制器時動作,而在有由c P U來之對於對應其 之超髙速緩衝存儲器之寫入要求之場合,響應由該超高速 緩衝存儲器發出於匯流排之指令,例如,指示對於連接在 匯流排之其他之超高速緩衝存儲器對應之超高速緩衝存儲 器線之無效化之無效化指令而自動的動作。即,無效化指 令被檢出時,緩衝器存取控制裝置介經使用該無效化指令 指令之超高速緩衝存儲器列之位址,將成爲寫入存取要求 對象之主記億上之資料讀出用之讀出指令發出於匯流排上 。而且,響應此讀出指令,記億體控制器由主記憶體讀出 於匯流排上之資料及對應於此資料之位址,介經緩衝器存 取控制裝置而被寫入緩衝器。 如此,介經設置獨立於記憶體控制器而可以動作之緩 本紙張尺度適用中國琴家標準(CNS ) A4規格(210X297公釐) ~~' 一 Ί - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(5 ) 衝器存取控制裝置,不須改造既有之電腦系統之記憶體控 制器’可以原原本本的沿用既有之電腦系統而可以容易的 實現記憶體狀態恢復機能。 又,並非在對主記憶體之資料寫入時而係在對超高速 緩衝存儲器之資料寫入時採用更新前資料之故,在適用於 使用介經檢查點退回(checkpoint roll-back)之系統恢 復手法之系統之場合,在檢査點時只須將保持在超高速緩 衝存儲器之更新資料寫於主記憶體即可,在此時間點沒有 必要將更新前資料保存於緩衝器之故,可以使檢査點處理 之額外負擔變小。 又,緩衝器存取控制裝置在由超高速緩衝存儲器發出 之指令爵指示由連接於主記憶體或匯流排之其他之超高速 緩衝存儲嚭之對應之超高速緩衝存儲器線來之資料之讀出 ,以及其他之超髙速緩衝存儲器之對應之超高速緩衝存儲 器線之無效化之讀出以及無效化指令之場合,不發出指令 於匯流排上,可以將依據由超高’速緩衝存儲器來之讀出及 .無效化指令而讀出於匯流排上之資料以及對應之位址原樣 地利用而存儲於緩衝器。 發明之詳細說明 以下參考圖面說明依據本發明之裝置之實施例。在圖 2表示關於本發明之一實施例之電腦系統之構成。 如圖2所示者,本實施例之電腦系統設置N個之 CPU (處理器)ΙΙϊ-ΙΑν,對應各CPU之N個之 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 (請先閱讀背面之注意事項再填寫本頁) — ..-------------------1T---------1. -8 - A 7 ___ ._B7_ 五、發明説明(6 ) 超高速緩衝存儲器1 1 超高速緩衝存儲器 1 1 7 ^與記憶體控制部2 0以及重新處理前內容記 錄緩衝器控制部2 1 —齊地連接於系統匯流排1 6。 記憶體控制部2 0爲存取控制主記憶體1 2之通常的 記憶體控制器。重新處理前內容記錄緩衝器控制部2 1爲 用於控制將主記憶體12之更新前資料與其之位址之組合 以存儲棧(stack)形式存儲之重新處理前內容記錄緩衝 器1 3者,具有匯流排介面控制部2 1 1,狀態保存控制 部(status store coutroller) 2 1 2,匯流排指令響 應控制部2 1 3,緩衝器存取控制部2 1 4,以及匯流排 指令發出控制部215。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 匯流排介面控制部2 1 1與系統匯流排1 6直接連接 ,進行系統匯流排1 6之控制以及監視(匯流排指令之監 視器)》即,匯流排介面控制部2 1 1時常監視系統匯流 排1 6,因應發出於系統匯流排1 6之指令而動作。狀態 保存控制部2 1 2爲了保存主記憶體12之狀態而控制必 要之各種機能。匯流排指令響^控制部2 1 3控制對於發 出於系統匯流排1 6之指令之回答響應之機能。緩衝器存 取控制部2 1 4連接在重新處理前內容記錄緩衝器1 3 ’ 控制對於重新處理前內容記錄緩衝器之存取。匯流排指令 發出控制部215爲控制爲了將主記憶體12之狀態保存 在重新處理前內容記錄緩衝器13之必要的匯流排指令發 出機能》 超高速緩衝存儲器1 1 7 N爲複制回存(copy 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -9 - 經濟部中央標準局員工消費合作社印製 A7 _B7 __ 五、發明説明(7 ) back)型之超高速緩衝存儲器’遵循以下說明方式’實現 爲了保持資料之一貫性(data coherecy)之規約(protocol) 。 這些超高速緩衝 存儲器 ΙΤχ、 17 n在分 別對應 之CPU (處理機)存在1次超高速緩衝存 儲器之場合,做爲2次超髙速緩衝存儲器之機構。又’這 些超髙速緩衝存儲器1 7 1〜1 7 n本身也可以內藏於對應 之 C P U。 超高速緩衝存儲器1 1 7N ’如圖3所示者’由 多數之例如2 16根之超高速緩衝存儲器列(也稱超高速緩 衝存儲器方塊圖)所形成,各超高速緩衝存儲器列具有保 持超髙速緩衝存儲器線資料(例如6 4 Byte)之資料記憶 體,以及爲了保持管理存儲在資料記億體之各超高速緩衝 存儲器列資料之信息之標記記憶體(例如,4 Byte )。 在標記記憶體存儲表示對應之超髙速緩衝存儲器列資 料之超高速緩衝存儲列位址元位址標記,以及表示超高速 緩衝存儲器列資料之狀態之3位(bit)之資料。超高速 緩衝存儲器列資料之狀態依據#效的'"V",修正的 ",共用的,S#而被管理著。又,有效的表示對 應之超高速緩衝存儲列資料爲有效之。修正的'"Μ 〃表示在超高速緩衝存儲器上爲被更新之狀態。共用的t 表示在其他之處理器之超高速緩衝存儲器上有可能保 持相同之超高速緩衝存儲器列資料。依據這些3位之值之 組合。如圖4所示者,超高速緩衝存儲器列資料具4個之 狀態,無效的,完全清淨的(clean-exclusive),清淨 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 裝· 、1Τ -10 - A7 _______B7_ 五、發明説明(8 ) 共用的(clean-shared),修正的(modified)。 與複製回存超高速緩衝存儲器有關連,在本發明中應 藍視之匯流排指令包含如下者。 %Read-Lin,指令:由主記億體對超髙速緩衝存儲 器之超高速緩衝存儲器線資料之讀出指令》 此對於由C P U之某位址之超髙速緩衝存儲器列之讀 出存取,在適合之有效的超高速緩衝存儲線資料不存在於 超高速緩衝存儲器之超高速緩衝存儲錯誤之場合發出。又 *超高速緩衝存儲錯誤爲表示做爲存取之對象之超高速緩 衝存儲列資料之位址並沒有存儲在標記記憶體,以及位址 雖然被存儲著,但有效位"V"表示無效*0〃之場合。 相對於此,超高速緩衝存儲成功爲做爲對象之超高速緩衝 存儲器列資料之位址被存儲於標記記憶體,有效位 表示有效、1"之場合。 ''Read-Line-with-Invalidate〃指令:由主記憶體 對超髙速緩衝存儲器之超髙速緩衝存儲器列資料之讀出以 及存儲在其他之超高速緩衝存儲器之資料之無效化指令。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 此對於由C P U來之寫入存取,在超高速緩衝存儲錯 誤之場行發出。即,於由C P U來之寫入存取產生超高速 緩衝存儲錯誤時,在那個時間點,於保持同一之超高速緩 衝存儲器列資料之其他之超高速緩衝存儲器之間,可以預 想會產生不匹配。此係由於寫入對象之超高速緩衝存儲器 列資料由主記憶體再灌於超高速緩衝存儲器之後,該超高 速緩衝存儲器列資料之重寫才進行之故。因此,對於由 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -11 - A7 __B7__ 五、發明説明(9 ) C P U來之寫入存取在超高速緩衝存儲錯誤之場合,將超 高速緩衝存儲器列資料之讀出以及存儲在其他之超高速緩 衝存儲器之資料之無效化同時地指示之指令被實行。 tWrite-Line"指令:由超高速緩衝存儲器對主記憶 體之超高速緩衝存儲器列資料之寫入指令。 此在依據由CPU來之指示明白的將超髙速緩衝存儲 器列資料原於主記憶體1 2之場合,產生必須替換超高速 緩衝存儲器列資料,更新資料被寫於主記憶體1 2之場合 ,以及因應其他之由C P U來之要求,將更新資料寫於主 記憶體112之場合發出。 invalidate"指令:存儲在其他之超高速緩衝存儲 器之資料之無效化指令。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 此在對於由C P U來之寫入存取,符合超高速緩衝存 儲器之列雖存在,但爲清淨共用(clean-shared)之場合 發出。清淨共用爲在其他之超高速緩衝存儲器有存在同一 之超高速緩衝存儲器列資料之可能性,而且,那些超高速 緩衝存儲器列資料爲同一值之狀態。在此指令中,只有表 示無效化對象之超高速緩衝存儲器列資料之位址之依輸被 進行,不伴隨資料之依輸。 又,其他,支援如下之指令。 ' R e a d - L i n e - h ο η - S η ο ο p #指令:其他之超筒速緩衝 存儲器並不監視,記億體控制部必須響應,由主記憶體將 列資料讀出。在本實施例中,不由處理器,超高速緩衝存 儲器發出。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -12 - 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明(10 ) 又,以上所示指令以外也有支援很多之指令,由於和 以下之敘述沒有直接關係之故,省略其之說明。 又,關於超高速緩衝存儲器1 7i〜l 7N被內臓於分 別與其對應之c P U之場合,上述之指令成爲介經C P U 自身而發出。 系統匯流排16爲由可以支持多處理器構成之處理器 匯流排所構成,包含共用響應信號線1 6 1 ,修正響應信 號線1 6 2,匯流排指令信號線1 6 3,住址1資料信號 線1. 6 4。一般雖包含其他之爲了進行仲裁(arbitrati-on)之信號線等,但由於和以下之敘述沒有直接之關係之 故,省略其說明。 共用響應信號線1 6 1係對於由其他之CPU,超高 速緩衝存儲器此發出之指令,用於通知該指令保持做爲對 象之超高速緩衝存儲器列資料,即共用(shared)。 修正響應信號線1 6 2係對於由其他之C P U,超高 速緩衝存儲器所發出之指令,用於通知指令將做爲對象之 超高速緩衝存儲器列資料於被更新之狀態下保持。此信號 被主張(assert)時,該指令失效。之後,使指令失效之 從屬部獲得系統匯流排後,將更新之超高速緩衝存儲器列 資料寫於記憶體。另一方面,發出最初之指令之主動部再 獲得系統匯流排後,發出相同之指令。 又,這2個之共同響應信號線1 6 1以及修正響應信 號線1 6 2同時被主張時,也同樣地該指令失效。 匯流排指令信號線1 6 3除了表示上述之匯流排指令 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) '1 ---------裝—111—!1 訂 (請先鬩讀背面之注意事項再填寫本頁) -13 - 經濟部中央標準局貝工消費合作社印裝 A7 ___B7_ 五、發明説明(11 ) 之種類外,用於傳送關於指令之各種信息》 位址/資料信號線1 6 4爲匯流排指令傳送做爲其之 對象之超髙速緩衝存儲線資料之位址以及資料用之信號線 。又,這些之信號線1 6 1〜1 6 4於圖2雖被彙整成一 個而表示,但也有將共通之信號線以時間分割方式而使用 之方式,成於位址/資料各別設置獨立之信號線之方式, 哪一個皆無所謂。 接著,說明圖2之多處理器系統之動作,即,利用上 述之匯流排指令/超高速緩衝存儲器間之資料一貫性保持 規約如何的被實現。 此處,就發出指令啓動存取側之C P U以及超高速緩 衝存儲器(主處理器),其他之CPU,對於超高速緩衝 存儲器發出之指令而動作之C P U以及超高速緩衝存儲器 (從屬處理器),記憶體控制部20,以及重新處理前內 容記錄緩衝器控制部21各別之動作說明之。 (1)主處理器之動作 " 首先,關於發出指令啓動存取之主處理器之動作,以 及對應被發出之指令之超高速緩衝存儲器之狀態遷移而說 明之。又,主處理器以C P U 1 4 i (超高速緩衝存儲器 1 7 i )說明之。 讀出存取(超高速緩衝存儲成功):〇?11141做 讀出存取要求之結果,超高速緩衝存儲器1 7 超高速 緩衝存儲成功之場合,由超高速緩衝存儲器讀出相符之資 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)~ (請先聞讀背面之注意事項再填寫本頁) 訂 .❿. -14 - 經濟部中央標準局員工消費合作社印裝 A7 ___B7_ 五、發明説明(12 ) 料。CPU 1 (超高速緩衝存儲器1 7^)不對系統匯 流排1 6發出指令。此時,超高速緩衝存儲器之狀態不變 〇 讀出存取(超高速緩衝存儲錯誤):〇?1;141做 讀出存取要求之結果,超髙速緩衝存儲器1 7 超高速 緩衝存儲錯誤之場合,CPU 1 (超高速緩衝存儲器 1 70對系統匯流排1 6發出’ Read-Line"指令。 相對於此,通過修正響應信號線1 6 2,修正響應信 號被主張時,其他之超高速緩衝存儲器1 72〜1 71<之中 之1保持該列之更新資料。超高速緩衝存儲器1 71之後 ,讀入由主張修正響應信號之超高速緩衝存儲器被寫入主 記憶體12之超高速緩衝存儲器列資料,存儲於該超高速 緩衝記憶體'之資料記憶體。超髙速緩衝存儲器線之狀態成 爲 > 清淨共用'。 •另一方面,修正響應信號不被主張,通過共用響應信 號線1 6 1,共用響應信號被主張時,其他之超高速緩衝 .存儲器成爲把該列在清淨狀態下保持。超高速緩衝存儲器 17 1把超高速緩衝存儲器列之狀態設成 '清淨共用'之 同時,取得由主記億體1 2被讀出之資料,存儲在資料記 憶體。 _又,在修正響應信號與共用響應信號之哪一個都沒被 主張之場合,做爲對象之超高速緩衝存儲器列皆沒有被保 持在哪一個之超高速緩衝存儲器。超高速緩衝存儲器 1 把超高速緩衝存儲器列之狀態設爲 '完全清淨^ 。 本紙張尺度適用中國國家標準(CNS ) A4規格( 210X297公釐) -------I n - (諳先閱讀背面之注意事項再填寫本頁) 訂 -15 - A7 __B7 _ 五、發明説明(13 ) 此場合,超高速緩衝存儲器1 也取得由主記憶體1 2 被讀出之資料,存儲在資料記憶體。但是,如後所述者, 在本方式中欲避開完全清淨之狀態而控制之故,本條件實 際上並不存在。 在哪一個之場合,超高速緩衝存儲器1 71皆將由系 統匯流排1 6取得之超高速緩衝存儲器列資料之中,必要 之資料送返CPU14。 寫入(超髙速緩衝存儲成功1修正的):CPU 1 41做寫入存取要求之結果,超高速緩衝存儲器1 超高速緩衝存儲成功,對應之超高速緩衝存_儲器列資料爲 修正的之狀態之場合,資料被寫入相符之超高速緩衝器線 。CPU.l (超高速緩衝存儲器1 7J不對系統匯流 排1 6發出指令。此時*超高速緩衝存儲器列之狀態不變 〇 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) ; 寫入(超高速緩衝存儲成功1完全清淨):CPU 1 41做寫入存取要求之結果,超高速緩衝存儲器1 超高速緩衝存儲成功,對應之超高速緩衝存儲器列資料爲 完全清淨之狀態之場合,資料被寫入相符之超高速緩衝器 線。CPU14:(超高速緩衝存儲器17a)不對系統匯 流排1 6發出指令。超高速緩衝存儲器1 將相符.之超 高速緩衝器列之狀態變更爲"^修正的# 。但是,如後所述 者,在本方式中欲避開.完全清淨狀態而控制之故,本條件 實際上並不存在。
寫入(超高速緩衝存儲成功/清淨共用的):CPU 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -16 - 經濟部中央標準局員工消費合作社印製 A7 _____B7_ 五、發明説明(14 ) 1 4 !做寫入存取要求之結果,超高速緩衝存儲器1 7 超高速緩衝存儲成功,對應之超高速緩衝存儲器列資料爲 清淨共用的之狀態之場合,CPU 1 4x1:超高速緩衝存 儲器1 7 1)對系統匯流排1 6發出’invalidate〃指令 。之後,超高速緩衝存儲器1 7 相符之超高速緩衝存 儲列之狀態改成 '"修正的',寫入資料》 寫入(超高速緩衝存儲錯誤):CPUldi做寫入 存取要求之結果,超高速緩衝存儲器1 7 i爲超高速緩衝 存儲錯誤之場合,對系統匯流排16發出’Read-Line-with-Invalidate'指令。 相對於此,修正響應信號被主張時,其他之超高速緩 衝存儲器172〜17N之中,1個保持其之線的更新資料 。超髙速緩衝存儲器1 之後,讀取由主張修正響應信 號之超高速緩衝存儲器寫入主記憶體12之超高速緩衝存 儲器列資料,將其存儲在資料記憶體。 另一方面,修正響應信號沒有被主張時,超高速緩衝 .存儲器1 得由主記憶體li讀出之資料,存儲在資 料記億體。 在哪一個之場合,皆把相符之超髙速緩衝存儲器列之 狀態設爲'^修正的',寫入資料。 (2 )從屬處理器之動作 接著,關於對於其他之處理器,超高速緩衝存儲器發 出之指令之處理器及與其對應之超高速緩衝存儲器(從屬 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -訂 ΙΦ. -17 - A7 B7 五、發明説明(15 ) 處理器)之動作,以及狀態遷移而說明之。又,主處理器 爲CPU 1 (超高速緩衝存儲器1 7i),從屬處理器 爲CPU14n (超高速緩衝存儲器17n),就由主處理 器1 所發出之每個指令說明之。 對"Read-Lin,指令之響應: 超高速緩衝存儲ώΐ 7N在’Read-Line"指令把做爲 對象之超髙速緩衝存儲器列資料於 '"修正的'之狀態保持 之場合,通過修正響應信號線1 6 2,主張修正響應信號 ,通知保持更新資料。之後,超高速緩衝存儲器1 7 出’ Write-Lin,指令,把更新資料寫於主記憶體1 2。 超高速緩衝存儲器17N將相符之超高速緩衝存儲器列之 狀態設爲'^清淨共用^ 。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注$項再填寫本頁) 又,超髙速緩衝存儲器17 1<在% Read-Line"指令將 做爲對象之超高速緩衝存儲器列資料於 '完全清淨#或" 清淨共用〃之狀態而保持之場合,通過共用響應信號線 161,主張共用響應信號,通知保持清淨資料。在哪一 個之場合,超高速緩衝存儲器1 7 N都將相符之超髙速緩 衝存儲器列之狀態設爲$清淨共用'》 又,超高速緩衝存儲器1 7 1^在沒有保持對應之有效 的超高速緩衝存儲器列資料之場合,什麼也不做。. 對於"^Read-Line-with-Invalidate〃指令之響應: 超高速緩衝存儲器1 7n在'"Read-Line-with-Inval-idat,指令將做爲對象之超高速緩衝存儲器列資料於’ 修正的^之狀態保持之場合,通過修正響應信號線1 6 2 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -18 - A7 ____B7___ 五、發明説明(16 ) ,主張修正響應信號,通知保持更新資料。之後,超高速 緩衝存儲器1 7 1<發出^Wirite-Line〃指令,將更新資料 寫於主記憶體1 2。超高速緩衝存儲器1 7 N把相符之超 高速緩衝存儲線之狀態設爲%無效的^ 。 又,超高速緩衝存儲器1 7N在'"Read-Line-with-Invalidat,指令將做爲對象之超高速緩衝存儲器列資料 於 '"完全清淨"或a清淨共用'之狀態保持之場合,把相 符之超高速緩衝存儲器列之狀態設爲 '無效的"。 又,超高速緩衝存儲器1 7 ^^在沒有保持對應之有效 的超髙速緩衝存儲器列資料之場合,什麼也不做。 對於"Inval idate"指令之響應: 超高速緩衝存儲器1 71^在Mnvalidate#指令將做 爲對象之超高速緩衝存儲器列資料於 > 完全清淨'或'^清 淨共用'之狀態保持之場合,將相符之超高速緩衝存儲器 列之狀態設爲%無效的'。 又,超高速緩衝存儲器1 7 1(在沒有保持對應之有效 的超高速緩衝存儲器列資料之場合,什麼也不做。 經濟部中央標準局員工消費合作杜印製 (請先聞讀背面之注意事項再填寫本頁) 又,此場合,不可能將對應之列於t修正的#之狀態 保持。 對於指令之響應: 超高速緩衝存儲器17Ν什麼也不做。 對於"^Read-Line-non-Snoop*"指令之響應: 超高速緩衝存儲器17N什麼也不做。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -19 - 經濟部中央標隼局員工消費合作社印製 A7 _B7____ 五、發明説明(17 ) (3 )記億體控制部2 0之動作 記憶體控制部2 0對於各匯流排指令’做如下之動作 〇 對於'Wirite_Line〃指令之響應·監視發出於系統 匯流排1 6之'"Wir i te-Line#指令時’記憶體控制部 2 0取得由超高速緩衝存儲器被寫出之超高速緩衝存儲器 列資料,寫入主記憶體1 2之相符之位址。 對於"Invalidate〃指令之響應··什麼也不做。 對於 ^ R e a d - L i n e r ’ ’ R e a d - L i n e - w i t h - I n v a 1 i d a t e "指令之響應:記憶體控制部2 0對於這2個之指令,做 同一之動作。 對於這些之指令,修正響應信號被主張之場合,什麼 也不做。此係表示主張之從屬處理器之超高速緩衝存儲器 已經保持更新資料。此場合,在這些之指令之後接著由此 超高速緩衝存儲器發出’Wirite-Line#指令,更新資料 被寫出。 另一方面,修正響應信號未被主張之場合,由成爲對 象之超高速緩衝存儲器列之位址所示之記憶體位置讀出超 高速緩衝存儲器列資料,輸出於系統匯流排1 6。 對於 'Read-Line-non-Snoop〃指令之響應: 由成爲對象之超高速緩衝存儲器列之位址所示之記億 體位置讀出超高速緩衝存儲器列資料,輸出於系統匯流排 1 6 〇 本紙张尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 裝 訂 (請先閲讀背面之注意事項再填寫本頁) -20 - 經濟部中央標隼局員工消費合作社印製 A7 _____B7 _ 五、發明説明(18 ) (4)重新處理前內容記錄緩衝器控制部21之動作 接著,將對於各匯流排指令之重新處理前內容記錄緩 衝器控制部2 1之動作,依發出於系統匯流排1 6之每個 指令而說明之。 對於Read-Line#指令之響應: 匯流排介面控制部211監視發出於系統匯流排16 之^ Read-Line"指令時,狀態保存控制部2 1 2啓動匯 流排指令響應控制部2 1 3。匯流排指令響應控制部 2 1 3通過匯流排介面控制部2 1 1,主張共用響應信號 。介經如此,可以使成爲主處理器之超高速緩衝存儲器之 現在處理對象之超高速緩衝存儲器列之狀態,非|完全清 淨'而爲〃清淨共用#之狀態。介經如此,之後,對於該 超高速緩衝'存儲器列有寫入存取產生之場合,可以引起/ Inval idate"指令之發出,可以保存更新前之資料。 • 又,做爲處理器以及齒高速緩衝存儲器之機能,在有 避免 '"完全清淨#狀態之場合,重新處理前內容記錄緩衝 器控制部2 1沒有必要主張共用響應信號。 對於"Invalidate#指令之響應: 匯流排介面控制部2 1 1監視發出於系統匯流排1 6 之’Invalidate"指令時,狀態保存控制部2 1 2啓動匯 流排指令響應控制部2 1 3。匯流排指令響應控制部 2 1 3通過匯流排介面控制部2 1 1,主動共用響應信號 與修正響應信號。介經如此,'Invalidate#指令成爲失 效,之後,主處理器再獲得系統匯流排後,再發出相同指 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ ~ -21 - ---------C")裝------1------U. (請先閲讀背面之注意事叹再填寫本頁) A7 ___B7__ 五、發明説明(19 ) 令。 匯流排指令響應控制部213至下述之處理完了止, 對於再發出之’Invalidate#指令,繼續主張共用響應信 號以及修正響應信號,及使之失效。 狀態保存控制部212啓動匯流排指令發出控制部 2 1 5。匯流排指令發出控制部2 1 5爲了獲得更新前之 超高速緩衝存儲器列資料,對於通過匯流排介面控制部 2 1 1而得之成爲無效對象之超高速緩衝存儲器列之位址 所示之記憶體位置,發出'Read-Line-non-Snoop#指令 ,由主記憶體12讀取更新前之資料。 再者,狀態保持控制部2 1 2啓動緩衝器存取控制部 2 1 4,記憶體控制部2 0將由主記憶體1 2讀出而輸出 於系統匯流排1 6之超高速緩衝存儲器列資料,由匯流排 介面控制部2 1 1傳送於緩衝器存取控制部2 1 4,與位 址·值一同地被寫入重新處理前內容記錄緩衝器13。 此處理終了時,匯流排指令響應控制部2 1 3對於再 發出之Mnvalidatef指令,中止失效。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 又,狀態保存控制部2 1 2記憶實施了上述處理之超 高速緩衝存儲器之塊之位址,之後,對於再度之相同的位 址之tlnvalidat〆指令被發出之場合,無視之。 在圖5表示上述之對於’Invalidate"指令之響應處 理之動作時機。匯流排指令發出控制部2 1 5確認’ Inv-ali date"指令後,使用其時之位址(AD),開始由主 記憶體1 2用於讀出位址(AD)之更新前之資料(D 1 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) -22 - 經濟部中央標準局員工消費合作社印製 A7 ___B7 _ 五、發明説明(2〇 ) 〜D 4 )之 'Read-Line-non-Snoop〃指令。此時’各超 高速緩衝存儲器對於該指令不進行監視動作。 記憶體控制部2 0響應'"Read-Line-non-Snoop'指 令,控制設置在與主記憶體1 2之間之位址線(MM address ) , 資料線 ( MM data ) , 讀寫 控制線 ( Μ Μ RAS#、CAS#、WE#),由主記憶龠12之位址 (AD)讀出超高速緩衝存儲列資料(D1〜D4),將 其輸出於系統匯流排1 6之資料匯流排(data bus)上。 另一方面,關於重新處理前內容記錄緩衝器控制部 2 1,位址(AD)亦被傳達至緩衝器存取控制部2 1 4 ,緩衝器存取控制部214控制設置在與重新處理前內容 記錄緩衝器1 3之間之位址線(BIB address)、資料線 (BIB data)、讀寫控制線(BIB RAS#、 CAS#、WE#)、把位址(AD)與輸出於系統匯流 排· 1 6之資料匯流排(data bus)上之資料(D 1〜D 4 )之組合存儲在重新處理前內容記錄緩衝器13之相符之 .入口( entry)。 對於'"Read-Line-With-Invalidate〃指令之響應: 伴隨 ^Read-Line-With-Invalidatei 指令之發出, 修正響應信號被主張之場合,顯示被主張之超高速緩衝存 儲器已保存更新之資料,可以了解該處理器在最新之檢查 點以後,實行了寫入存取。因此,在那時間點以前之資料 成爲被存儲在重新處理前內容記錄緩衝器1 3,無須重新 將此位址之資料存儲於重新處理前內容記錄緩衝器1 3。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' -23 - ---------------、ΤΓ------® (請先閲讀背面之注$項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A7 ____B7________五、發明説明(21 ) 因此,狀態保存控制部1 1 2什麼也沒做》 另一方面,伴隨"'Read-Line-with-Invalidate# 指 令之發出,修正響應信號未被主張之場合,啓動緩衝器存 取控制部2 1 4,記憶體控制部2 0將由主記憶體1 2讀 出而輸出於系統匯流排1 6之超高速緩衝存儲器列資料, 由匯流排介面控制部211傳送於緩衝器存取控制部 2 1 4,與位址值一同地被寫入重新處理前內容記錄緩衝 器 1 3。. 此場合,沒有必要發出'Read-Line-non-Snoop# 指令。 對於"Write-Lin,指令之響應:什麼也不做。 接著,關於如上述而動作之多處理器系統之檢査點處 理而說明之。 檢査點退回方式係將關於系統之實行狀態之信息定期 的保存在記億體,把此稱爲檢查點處理,在故障產生時, 介經退回其之前之檢査點以再開始處理之系統恢復方法。 在檢査點時,把處理器1 4 v〜1 4 內部狀態寫於 主記憶體1 2之同時,將各超高速緩衝存儲器1 7i〜 1 7 N之在 '修正的'狀態之全部的超高速緩衝存儲器列 之資料寫回主記憶體1 2。又,實際上,處理器內部狀態 之對主記憶體12之寫出也是通過超高速緩衝存儲器進行 之故,匯流排指令上沒有必要特別顧慮。超高速緩衝存儲 器1 7ι〜1 71^把寫回主記憶體1 2之超高速緩衝存儲器 列之狀態設爲清淨共用#或·"無效的'。對主記億體1 —--------裝-- (請先閱讀背面之注意事項再填寫本頁) 、tT- 本紙張尺度適用中國國家標準(CNS )八4規格(210X297公釐) -24 - 經濟部中央標準局員工消費合作社印裝 A7 _____B7_ 五、發明説明(22 ) 2之超高速緩衝存儲器列資料之寫回,由於利用Write-Lin,指令而進行之故,此時,不產生對重新處理前內容 記錄緩衝器13之資料保存。 又,重新處理前內容記錄緩衝器1 3之內容在正常檢 査點被採取時,被清除,而且,通常之處理器處理再開始 時,對重新處理前內容記錄緩衝器1 13之更新經歷信息之 寫入又開始。在退回時,不單各C P U之內部狀態,主記 憶體12之狀態也復原成之前之檢査點時之狀態,此主記 憶體12之狀態恢復介經把存儲在重新處理前內容記錄緩 衝器1 3之更新前資料逐次讀出,寫回主記憶體1 2之對 應之位址而實現。 依據此方式時,在檢査點時,只須將被保持在複製回 存型超高速緩衝存儲器之更新資料寫於主記憶體1 6即可 ,由於在此時間點變成不須要將更新前資料保存在重新處 理.前內容記錄緩衝器1 3之故,可以使檢査點處理之額外 負擔變小。 如上述者,關於此實施例有別於由通常之記憶體控制 器所構成之記憶體控制部2 0,另外設置重新處理前內容 記錄緩衝器控制部2 1,其連接在系統匯流排1 6。重新 處理前內容記錄緩衝器控制部21並不在對於主記憶體 1 6之寫入存取要求由記憶體控制部2 0傳到時動作,而 在由C P U對於與其對應之超高速緩衝存儲器有寫入存取 要求之場合,響應由該超高速緩衝存儲器發出於系統匯流 排1 6上之指令而自動的啓動,發出由主記億體1 2讀取 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " -25 - (請先閱讀背面之注意事項再填寫本頁)
-------------------1T 蠢_ A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(23 ) 1 ! 更 新前 資 料 用 之 指 令 〇 如 此 介 經 設 置 獨 立 於 記 憶 體 控 制 丨 器 2 0 而 可 以 動 作 之 重 itC m 處 理 前 內 容 記 錄 緩 衝 器 控 制 部 1 | 2 1, 不 須 改 造 既 有 之 電 腦 系 統 之 記 憶 體 控 制 器 2 0 可 1 I 以 原原 本 本 地 沿 用 既 有 之 電 腦 系 統 而 可 以 容 易 地 實 現 記 憶 請 先 關 1 1 I jHSi 體 狀態 恢 復 機 能 〇 背 1 1 又 > 本 實 施 例 對 於 % I nva 1 i date 指 令 以 及 Writ e - 之 注 1 I 意 I Li n e, 指 令 之 更 轨 處 理 前 內 容 記 錄 緩 衝 器 控 制 部 2 1 之 動 事 項 1 I 再 作 ,可 以 如 下 地 予 以 變 形 之 〇 寫 本 袭 頁 Sw-» 1 I 變 形例 1 1 1 對 於 I nva 1 i da t e 指 令 之 響 應 1 1 1 匯 流 排 介 面 控 制 部 2 1 1 監 視 發 出 於 系 統 匯 流 排 1 6 1 訂 之 嗥 T I n va 1i date Μ 指 令 時 狀 態 保 存 控 制部 2 1 2 啓 動 匯 1 1 流 排指 令 響 應 控 制 部 2 1 3 0 匯 流 排指 令 響 應 控 制 部 1 1 2 13 在 下 述 之 處 理 兀 了 刖 對 於相 同 、 位 址 之 Wr i i t e - Γ Li ne 指 令 繼 續 共 同 響 otg 應 信 號 之 主 張 及 使 之 失 效 〇 I 狀 態 保 存 控 制 部 2 1 2 啓 動 匯 流排 指令 發 出 控 制 部 1 1 1 2 15 〇 匯 流 排 指 令 發 出 控 制 部 2 1 5 爲 了獲 得 更 新 W· 刖 之 - 1 1 I 超 高速 緩 衝存 儲 器 列 資 料 發 出 對 於 通 過 匯 流 排 介 面 控 制 - 1 1 部 2 1 1 而 獲 得 之 成 爲 /rrp 效 對 象 之 超 高 速 越 衝 存 儲 器 列 之 1 1 位 址所 示 之 記 億 體 位 置 之 Read-L i ne- non- Snoop ^ 指令 1 1 I 再 者 狀 態 保存控制部 2 1 2 啓 動 勉 衝 器存 取控 制 部 1 1 I 2 14 記 憶 體 控制部 2 0 將 由 主 記 憶 體 1 2 讀 出 而 輸 出 1 I 1 張 紙 本 適 準 標 家 國 國 公 97 2 經濟部中央標準局員工消費合作社印製 A7 ________ B7 ___ 五、發明説明(24 ) 於系統匯流排1 6之超高速緩衝存儲器列資料,由匯流排 介面控制部2 1 1傳送至緩衝器存取控制部2 1 4,與位 址值一同地寫入重新處理前內容記錄緩衝器1 3。 此處理終了時,匯流排指令響應控制部2 1 3中止對 於相同位址之""Write-Line#指令之失效。 對於'^Write-Lin,指令之響應: 如上述者,對於"Invalidate指令之更新前超高速 緩衝存儲器列資料讀入處理中,匯流排介面控制部2 1 1 監視發出於系統匯流排1 6之iWrite-Lin,指令時,此 若爲對於相同位址者時,匯流排響應控制部1 3主張共 同響應信號以及修正響應信號,及使之失效。 即使在此處理實行中以外以及實行中,在對於不同位 址之場合,什麼也不做。 再者,在上述之說明中,雖以獨立之記憶體構成重新 處理前內容記錄緩衝器1 3,而連接在重新處理前內容記 錄緩衝器控制部2 1,但也可以利用主記憶體1 2之一部 分以實現重新處理前內容記錄緩衝器。將此變形例示於圖 6 〇 關於圖6之系統構成,重新處理前內容記錄緩衝器 13A利用主記憶體12A之一部分之記億領域而實現。 又,緩衝器存取控制部2 1 4 A也連接在匯流排指令發出 控制部2 1 5,爲了重新處理前內容記錄緩衝器1 3 A之 存取,對於系統匯流排1 6具有發出指令之機能。 緩衝器存取控制部214A於更新前資料與更新位址 ^紙張尺度適用中國國家標準(匚呢)厶4規格(2丨0'乂297公釐) ~ -27 - (請先閲讀背面之注意事項再填寫本頁) --------裝!--訂------^ A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(25 ) 被傳送時,將其#儲在主記憶體1 2 A中之重新處理前內 容記錄緩衝器1 3 A之故,啓動匯流排指令發出控制部 2 1 5。指令發出控制部2 1 5通過匯流排介面控制部 211,發出2個之it e-Li η,指令》 1個爲存儲更新前資料者,另一個爲存儲該位址者。 依據此變形例3.時,不必具備獨立之2個記億體,可 以便宜的構成系統。 在以上之第1實施例中,做爲超高速緩衝存儲器雖然 使用複製回存型之超髙速緩衝存儲器而說明之,對於寫入 直通型(Write-through)之超高速緩衝存輝器,做成如 以下時,也可以進行更新前資料之保存。 此處雖以圖2之超高速緩衝存儲器1 Ti-l 7N具有 以寫入直通模式而動作之機能之場合爲例以說明之,但是 爲寫入直通專用之超高速緩衝存儲器亦同樣可以實現。 以寫入直通模式動作之超高速緩衝存儲器之狀態爲( 1)無效的,(2)有效的之2種類。有效之一例舉清淨 共用時,使用圖4之狀態管理i,以無效的,清淨共用的 之2狀態可以管理之。寫入直通之場合,經常相同之資料 被寫於主記憶體與超高速緩衝存儲器之故,不可能爲修正 的狀態》 由超高速緩衝存儲器1 7i〜l 7 N輸出於系統匯流排 16之指令之種類支持如下之2個。 iRead-Lin,指令:超髙速緩衝存儲器列資料之讀 出。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 28 _ 經濟部中央標隼局員工消費合作社印— A7 _____B7__ 五、發明説明(26 ) 此同於第1實施例,對於由C P U來之對某位址之超 高速緩衝存儲器列之讀出存取,在相符之有效的超高速緩 衝存儲器列資料不存在於超高速緩衝存儲器而超高速緩衝 存儲錯誤之場合發出。 'Write-worcT指令:資料之寫入。 此對於由CPU來之寫入存取,不論超高速緩衝存儲 器中之相符之資料之有無皆被發出。 系統匯流排16也同第1實施例。但是,在本實施例 ,共用響應信號線1 6 1 ,修正響應信號線1 6 2被同時 主張時,只使用使相符指令失效之機能。 接著,關於寫入直通動作之超高速緩衝存儲器,將使 用上述之匯流排指令,如何地實現超高速緩衝存儲器間之 資料一貫性保持規約說明之。此處亦與第1實施例相同, 就主處理器,從屬處理器,記憶體控制部2 0 ,以及重新 處理前內容記錄緩衝器控制部2 1各別之動作說明之。 (1 )主處理器之動作 " 首先,就發出指令以啓動存取之主處理器之動作及對 應發出之指令之超高速緩衝存儲器之狀態遷移而說明之。 又,主處理器以CPUldi (超高速緩衝存儲器1 .7 J ) 說明之。 讀出存取(超高速緩衝存儲成功)〔CPUldi, 讀出存取要求之結果,超高速緩衝存儲器1汀1爲超高速 緩衝存儲成功之場合,由超高速緩衝存儲器1 7 1讀出相 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榇準(CNS ) A4規格(210X297公釐) -29 - 經濟部中央標準局貝工消費合作衽印製 A7 B7五、發明説明(27 ) 符之資料。CPU 1 (超高速緩衝存儲器1 7^)不對 系統匯流排1 6發出指令。此時’超高速緩衝存儲器線之 狀態不變。 讀出存取(超高速緩衝存儲錯誤):〇?!1141做 讀出存取要求之結果,超高速緩衝存儲器1 7 1爲超高速 緩衝存儲錯誤之場合,CPUlAi (超高速緩衝存儲器 1 7:)對系統匯流排1 6發出'"Read-Line"指令。 超高速緩衝存儲器1將超高速緩衝存儲器線之狀 態設爲$清淨共用的'之同時,取得由主記憶體1 2讀出 之資料而存儲在資料記億體。 超高速緩衝存儲器1 71將由系統匯流排1 6取得之 .超高速緩衝存儲器線資料之中,必要之資料送返C P U 14!。 寫入(超高速緩衝存儲成功)iCPUldi做寫入 存取要求之結果,超高速緩衝存儲器1 爲超高速緩衝 存儲成功之場合,寫入對應之超高速緩衝存儲器列資料之 同時,對系統匯流排1 6發出’ Write-Word'指令,重寫 主記憶體12之資料。 此時,,超高速緩衝存儲器列之狀態不變。 寫入(超高速緩衝存儲錯誤):CPU14 i做寫入 存取要求之結果,超高速緩衝存儲器1 7 i爲超高速緩衝 存儲錯誤之場合,對系統匯流排1 6發出’Write-Word" 指令,重寫主記憶體1 2之資料。此時,超高速緩衝存儲 器列之狀態不變。 本紙張尺度適用中國國家標準(CNS >八4規格(2i〇X297公釐) ---------©袭------?τ------Φ (請先閱讀背面之注意事項再填寫本頁) -30 - 經濟部中央標準局貝工消費合作社印製 A7 ____B7___ 五、發明説明(28 ) (2)從凰處理器之動作 接著,就對於其他之處理器,超高速緩銜存儲器發出 之指令之處理器與和其對應之超高速緩衝存儲器(從屬處 理器)之動作及狀態遷移而說明之。又,主處理器爲 CPUl^i (超高速緩衝存儲器170 ,從屬處理器爲 CPU14n (超高速緩衝存儲器17n)。 對於指令"之響應:什麼也不做。 對於’Write-WoriT指令之響應:超高速緩衝存儲器 1 7 N在指令將做爲對象之超高速緩衝存儲器線資料於^ 清淨共用的'之狀態保持之場合.把相符之超高速緩衝存 儲器列之狀態設爲^無效的'。 (3 )記憶體控制部 • 記憶體控制部2 0對於各匯流排指令,做如下之動作 〇 對於’ Read-Line'指令之'響應:由成爲存取對象之 超高速緩衝器列之位址所示之記憶體位置讀出超高速緩衝 存儲器列資料,輸出於系統匯流排1 6。 對於"Write-WortT指令之響應:取得由超高f緩衝 存儲器寫出之資料,寫入記憶體1 2之相符位址。 (4)重新處理前內容記錄緩衝器控制部 接著,將對於各匯流排指令之重新處理前內容記錄緩 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) J~·-^^1 - n^j I I— n I— — - - -- - — I 1 n^i I - - t^i ^n— m^i m an —el —ϋ 1.^1 m· Bi^i 1 HI n ^^1 -31 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(29 ) 衝器控制部2 1之動作’依每一發出於系統匯流排1 6之 指令說明之。 對於’Read-Lin^指令之響應:什麽也不做。 對於’Write-Word"指令之響應:匯流排介面控制部 2 1 1監視發出於系統匯流排1 6之、Writ e-Word"指令 時,狀態保存控制部2 1 2啓動指令響應控制部2 1 3。 匯流排指令響應控制部213通過匯流排介面控制部 211,將共用響應信號與修正響應信號對共用響應信號 線1 6 1以及修正響應信號線1 6 2主張。介經如此,* Write-Word#指令變成被主張,之後,主處理器再獲得系 統匯流排後,再發出相同之指令。 匯流排指令響應控制部2 1 3至下述之處理完了止, 對於再發出之’Write-WorcT指令,繼續主張共用響應信 號以及修正響應信號,及使之失效。 • 狀態保存控制部212啓動匯流排指令發出控制部 2 1 5。匯流排指令發出控制部2 1 5爲了獲得更新前之 超高速緩衝存儲器線資料,發行對於通過匯流排介面控制 部211而獲得之成爲無效對象之超高速緩衝存儲器列之 位址所示之記憶體位置之’Read-Line#指令。 再表,狀態保存控制部2 1 2啓動緩衝器存取控制部 21 4,記憶體控制部2 0把由主記憶體1 2讀出而輸出 於系統匯流排16之超高速緩衝存儲器列資料’由匯流排 介面控制部2 1 1傳送於緩衝器存取控制部2 1 4 ’與位 址值一同地被寫入重新處理前內容記錄緩衝器1 3 ° 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) (請先閎讀背面之注意事項再填寫本頁} n» ί ^^^1 In a^^n· ^^^1 —^n m^i n^i ^^^1 n^i ^^^1 «.^^1 1_1--6Jmw ·1 fast· BIBH n m· I i··—·· —I· ^^^1 —maaf ^^^1 ϋ·— -32 - A7 ____B7 五、發明説明(30 ) 此處理終了時,匯流排指令響應控制部213中止對 於再發出之t Write-Word#指令之失效。 又,狀態保存控制部2 1 2記憶實施上述處理之超高 速緩衝存儲器方塊之位址,之後,對於相同位址之" Write-Wor(T指令再被發出之場合*無視之。 又,在本例中,對於Irite-Word'指令,雖以列單 位而保存更新前資料,但若有支援字元資料之讀出時,也 可以字元單位保存更新前資料。 接著,就如上述者而動作之多處理器系統之檢查點處 理說明之。 檢査點之處理以把處理器之內部狀態寫於主記憶體而 .實現。但是,由於係寫入直通型超高速緩衝存儲器之故, 沒有必要寫出超高速緩衝存儲器之內容。 經濟部中央標準局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明並不限定於上述之實施例,可以有種之變形之 實.施。例如,上述之說明雖以寫入直通型超高速緩衝存儲 器爲對象,但即使使用於更一般性之沒有超高速緩衝存儲 .器之電腦系統或具有非超高速緩衝存儲器存取動作模式之 電腦系統,介經同樣之控制,可以實現記憶體狀態恢復機 能。 又,雖以具有復數之處理器1 4i〜1 4 N之多虜理器 系統,而說明之,但只要超高速緩衝存儲器具有同樣之機 能(處理器發出與超高速緩衝存儲器內之資料重寫之使無 效之指令時),對於宙單一處理器構成之電腦系統也可以 適用》又,超高緩衝存儲器非單一而係採取階層構造之場 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -33 - 經濟部中央橾準局負工消费合作社印褽 A7 B7 五、發明说明(31 ) 合也同樣地適用。即,只要是具有多處理器對應之C P U 以及超高速緩衝存儲器時,即可以逋用· 如以上所說明者,依據本發明時•重新處理前內容記 錄緩衝器控制部因應由某超高速緩衝存儲器或C P U發出 於系統匯流排之指令,將包含保持在主記憶之更新前資料 之超高速緩衝存備器列資料保存於重新處理前內容記錄緩 衝器•因此,於既存之電腦系統之系統匯流排、處理器、 超髙速緩衝存儲器、記億體控制部不須任何改變,介經在 系統匯流排附加重新處理前內容記錄緩衝器控制部,不須 改造既存之電腦系統之記慷體控制部,只介經附加硬體即 可以實現記憶«I狀態恢復機能,可以原原本本地沿用既存 之m腦系統。 又,Μ不在對主記慷之資料寫入時,而係在對超髙速 緩衝存儲器寫入時採用更新前資料之故,在逋用使用介經 檢査點退回之系統恢復手法之系統時*在檢査點時,只須 將保持在超髙速緩衝存儲器之更新資料寫於主記慷體即可 ,在此時間點無須把更新前資辑保存在緩衝器之故,可以 使檢査黏處理之額外負擔變小· 圖面之簡單說明 Β 1表示爲了實現記憶《恢復機能必要之先前的多處 理器系統之構成之方塊園· 圖2表示利用關於本發明之第1資施例之記憶髖更新 經歷保存裝置之多處理器系統之構成之方塊钃· 本紙張尺度逋用中困國家標準(CNS ) Α4规格(210X297公釐) ~ -34 - (請先聞讀背面之注$項再填寫本頁)
A7 _____B7 五、發明説明(32 ) 圖3表示設置在關於同實施例之系統之超高速緩衝存 儲器之構成例。 圖4表示保存在設置於關於同實施例之系統之超高速 緩衝存儲器之超高速緩衝存儲器行資料之狀態圖》 圖5表示關於同實施例之系統之記憶體更新經歷信息 之採取(acquisition)動作之時機圖。 圖6表示同實施例之變形例之構成例之方塊圖》 ----------- (請先閣讀背面之注意事項再填寫本頁) 訂 i蠢· 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -35 -

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1. 一種使用於具備一個以上之CPU,及對應各 C P U而設置之1個以上之超高速緩衝存儲器,及主記憶 體,及控制此主記憶體之記憶體控制器,及1個以上之連 接超高速緩衝存儲器與上述記億體控制器之匯流排之電腦 系統,爲了復原上述主記憶體之記憶內容,保存必要之更 新經歷信息之記憶體更新經歷保存裝置,其特徵爲包含: 把上述主記憶體之更新前資料與其之更新位址之組合 當成上述更新經歷信息而存儲之緩衝器,以及 連接於上述匯流排,控制對於上述緩衝器之更新經歷 信息之寫入之緩衝器存取控制裝置,其包含: 由上述C P U有對於與其對應之超高速緩衝存儲器之 寫入存取要求之場合,由該超高速緩衝存儲器響應發出於 上述匯流排之指令,把爲了讀出成爲上述寫入存取要求之 對象之上述主記億體上之資料之讀出指令發出於上述匯流 排上之指令發出裝置,以及 響應上述讀出指令之發出,介經上述記憶體控制器將 由上述主記憶體讀出於上述匯流排上之資料與對應該資料 之位址存儲在上述緩衝器之更新經歷寫入裝置》 2. 如申請專利範圍第1項所載之記憶體更新經歷保 存裝置,其中,上述緩衝器存取裝置包含: 監視發出於上述匯流排上之各種之指令之監視裝置, 以及 上述指令發出裝置包含:上述C P U對於上述超高速 緩衝存儲器發出寫入要求時,由上述超高速緩衝存儲器將 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) : -36 - --------------ir------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 · D8 々、申請專利範圍 規定之指令發出於上述匯流排上一事介經上述監視裝置而 被檢出時,將爲了把成爲上述寫入存取要求之對象之上述 主記億體上之資料讀出之讀出指令發出於上述匯流排上之 裝置。 3 .如申請專利範圍第2項所載之記憶體更新經歷保 存裝置,其中上述超髙速緩衝存儲器爲複製回存型之超高 速緩衝存儲器,上述規定之指令爲對於連接於上述匯流排 之其他之超高速緩衝存儲器,指示對應之超髙速緩衝存儲 器行之無效化之無效化指令。 4. 如申請專利範圍第2項所載之記憶體更新經歷保 存裝置,其中上述超高速緩衝存儲器爲複製回存型之起高 速緩衝存儲器,上述更新經歷寫入裝置爲由上述超高速緩 衝存儲器發出之指令係由連接於上述主記憶體或上述匯流 排之其他之超高速緩衝存儲器之對應之超高速緩衝存儲器 列之資料讀出,以及指示上述其他之超高速緩衝存儲器之 對應之超高速緩衝存儲器列之無效化之讀出以及無效化指 令,而被介經上述監視裝置而檢出時,介經上述讀出以及 無效化指令,把讀出於上述匯流排上之資料以及對應之位 址存儲在上述緩衝器。 5. 如申請專利範圍第2項所載之記億體更新經歷保 存裝置,其中上述超高速緩衝存儲器爲寫入直通型之超高 速緩衝存儲器,上述規定之指令爲實行對上述主記憶體之 寫入之寫入指令。 6. 如申請專利範圍第1項所載之記憶體更新經歷保 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) •裝- 訂 -37 - 經濟部中央標準局員工消費合作社印製 七、申請專利範圍 存裝置,其中上述緩衝器係使用上述主記憶體之規定之記 億領域而實現,上述更新經歷寫入裝置係實行上述指令發 出裝置,而發出用於將應寫入上述緩衝器之資料以及位址 之組合寫入上述主記憶體之上述記憶領域之寫入指令。 7.—種使用於具備一個以上之CPU,及對應各 C P U而設置之一個以上之超高速緩衝存儲器,及主記憶 體,及控制此主記憶體之記憶體控制器,及至少一個以上 之連接超高速緩衝存儲器與上述記憶體控制器之匯流排, 及用於存儲由上述主記億體之更新前資料與更新位址之組 合所構成之更新經歷信息之緩衝器之電腦系統之記憶體更 新經歷保存方法,其特徵爲具備下列步驟: 由上述C P U有對於與其對應之超高速緩衝存儲器之 寫入存取要求之場合,響應由該超高速緩衝存儲器發出於 上述匯流排上之指令,將用於讀出成爲上述寫入存取要求 之對象之上述主記億體上之資料之讀出指令發出於上述匯 流排上, 響應上述讀出指令之發出,介經上述記憶體控制器將 由上述主記憶體讀出於上述匯流排上之資料及與該資料對 應之位址存儲在上述緩衝器。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----— I — fAy 11 (請先閱讀背面之注意事項再填寫本頁) 、-*· 蠢 -38 _
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8631066B2 (en) * 1998-09-10 2014-01-14 Vmware, Inc. Mechanism for providing virtual machines for use by multiple users
JP2000330965A (ja) * 1999-03-17 2000-11-30 Hitachi Ltd マルチプロセッサシステム及びそのメモリアクセストランザクションの転送方法
US6745298B2 (en) * 1999-06-16 2004-06-01 Intel Corporation Internal processor buffering for implicit writebacks
ATE437402T1 (de) 2001-02-24 2009-08-15 Ibm Kohärenzverwaltung über put/get-fenster
US6779087B2 (en) * 2001-04-06 2004-08-17 Sun Microsystems, Inc. Method and apparatus for checkpointing to facilitate reliable execution
US6766428B2 (en) * 2001-04-06 2004-07-20 Sun Microsystems, Inc. Method and apparatus for storing prior versions of modified values to facilitate reliable execution
US6725337B1 (en) * 2001-05-16 2004-04-20 Advanced Micro Devices, Inc. Method and system for speculatively invalidating lines in a cache
US7058849B2 (en) * 2002-07-02 2006-06-06 Micron Technology, Inc. Use of non-volatile memory to perform rollback function
US7440884B2 (en) * 2003-01-23 2008-10-21 Quickturn Design Systems, Inc. Memory rewind and reconstruction for hardware emulator
US7287133B2 (en) 2004-08-24 2007-10-23 Symantec Operating Corporation Systems and methods for providing a modification history for a location within a data store
US7991748B2 (en) 2003-09-23 2011-08-02 Symantec Corporation Virtual data store creation and use
US7725760B2 (en) 2003-09-23 2010-05-25 Symantec Operating Corporation Data storage system
US7730222B2 (en) 2004-08-24 2010-06-01 Symantec Operating System Processing storage-related I/O requests using binary tree data structures
US7827362B2 (en) 2004-08-24 2010-11-02 Symantec Corporation Systems, apparatus, and methods for processing I/O requests
US7904428B2 (en) 2003-09-23 2011-03-08 Symantec Corporation Methods and apparatus for recording write requests directed to a data store
US7577806B2 (en) * 2003-09-23 2009-08-18 Symantec Operating Corporation Systems and methods for time dependent data storage and recovery
US7555424B2 (en) * 2006-03-16 2009-06-30 Quickturn Design Systems, Inc. Method and apparatus for rewinding emulated memory circuits
JP5595633B2 (ja) * 2007-02-26 2014-09-24 スパンション エルエルシー シミュレーション方法及びシミュレーション装置
JP4479743B2 (ja) * 2007-04-24 2010-06-09 株式会社デンソー ロールバック方法及び情報処理装置
US8838909B2 (en) * 2007-07-09 2014-09-16 International Business Machines Corporation Dynamic initial cache line coherency state assignment in multi-processor systems
US8131943B2 (en) * 2007-07-09 2012-03-06 International Business Machines Corporation Structure for dynamic initial cache line coherency state assignment in multi-processor systems
JP2011028343A (ja) * 2009-07-22 2011-02-10 Fujitsu Ltd 演算処理装置、およびデータ転送方法
US8312224B2 (en) 2010-05-27 2012-11-13 International Business Machines Corporation Recovery in shared memory environment
US8789025B2 (en) 2010-07-14 2014-07-22 International Business Machines Corporation Path-sensitive analysis for reducing rollback overheads
DE102017124805B4 (de) * 2017-10-24 2019-05-29 Infineon Technologies Ag Speicheranordnung und verfahren zum zwischenspeichern von speicherinhalten
US10831658B2 (en) * 2019-01-03 2020-11-10 Intel Corporation Read-with-invalidate modified data in a cache line in a cache memory
US11106584B2 (en) * 2019-05-24 2021-08-31 Texas Instmments Incorporated Hardware coherence for memory controller

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588829A (en) * 1968-11-14 1971-06-28 Ibm Integrated memory system with block transfer to a buffer store
US4413327A (en) * 1970-06-09 1983-11-01 The United States Of America As Represented By The Secretary Of The Navy Radiation circumvention technique
US3761881A (en) * 1971-06-30 1973-09-25 Ibm Translation storage scheme for virtual memory system
US3736566A (en) * 1971-08-18 1973-05-29 Ibm Central processing unit with hardware controlled checkpoint and retry facilities
US3803560A (en) * 1973-01-03 1974-04-09 Honeywell Inf Systems Technique for detecting memory failures and to provide for automatically for reconfiguration of the memory modules of a memory system
US3889237A (en) * 1973-11-16 1975-06-10 Sperry Rand Corp Common storage controller for dual processor system
US3979726A (en) * 1974-04-10 1976-09-07 Honeywell Information Systems, Inc. Apparatus for selectively clearing a cache store in a processor having segmentation and paging
GB1509193A (en) * 1974-04-17 1978-05-04 Nat Res Dev Computer systems
US4020466A (en) * 1974-07-05 1977-04-26 Ibm Corporation Memory hierarchy system with journaling and copy back
US4044337A (en) * 1975-12-23 1977-08-23 International Business Machines Corporation Instruction retry mechanism for a data processing system
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4373179A (en) * 1978-06-26 1983-02-08 Fujitsu Limited Dynamic address translation system
JPS605024B2 (ja) * 1979-09-04 1985-02-07 ファナック株式会社 情報処理方式
JPS6053339B2 (ja) * 1980-10-09 1985-11-25 日本電気株式会社 論理装置のエラ−回復方式
US4403284A (en) * 1980-11-24 1983-09-06 Texas Instruments Incorporated Microprocessor which detects leading 1 bit of instruction to obtain microcode entry point address
US4513367A (en) * 1981-03-23 1985-04-23 International Business Machines Corporation Cache locking controls in a multiprocessor
FR2503900A1 (fr) * 1981-04-13 1982-10-15 Grandjean Bernard Dispositif de reprise pour installation de traitement de donnees
US4426682A (en) * 1981-05-22 1984-01-17 Harris Corporation Fast cache flush mechanism
US4566106A (en) * 1982-01-29 1986-01-21 Pitney Bowes Inc. Electronic postage meter having redundant memory
US4459658A (en) * 1982-02-26 1984-07-10 Bell Telephone Laboratories Incorporated Technique for enabling operation of a computer system with a consistent state of a linked list data structure after a main memory failure
US4484273A (en) * 1982-09-03 1984-11-20 Sequoia Systems, Inc. Modular computer system
JPS5957351A (ja) * 1982-09-28 1984-04-02 Nec Corp デ−タ処理システム
WO1984002409A1 (en) * 1982-12-09 1984-06-21 Sequoia Systems Inc Memory backup system
US4819154A (en) * 1982-12-09 1989-04-04 Sequoia Systems, Inc. Memory back up system with one cache memory and two physically separated main memories
JPS59119450A (ja) * 1982-12-25 1984-07-10 Fujitsu Ltd マシン・チエツク処理方式
JPS59144956A (ja) * 1983-02-07 1984-08-20 Nec Corp デ−タ処理システム
FR2553541B1 (fr) * 1983-10-17 1992-02-28 Inst Nat Rech Inf Automat Dispositif et procede pour le stockage rapide et stable d'informations
EP0163096B1 (de) * 1984-04-26 1988-11-17 BBC Brown Boveri AG Einrichtung zur Rettung eines Rechnerzustandes
US4757442A (en) * 1985-06-17 1988-07-12 Nec Corporation Re-synchronization system using common memory bus to transfer restart data from non-faulty processor to failed processor
US4751639A (en) * 1985-06-24 1988-06-14 Ncr Corporation Virtual command rollback in a fault tolerant data processing system
CA1240066A (en) * 1985-08-15 1988-08-02 John R. Ramsay Dynamic memory refresh and parity checking circuit
US4814971A (en) * 1985-09-11 1989-03-21 Texas Instruments Incorporated Virtual memory recovery system using persistent roots for selective garbage collection and sibling page timestamping for defining checkpoint state
EP0228559A1 (de) * 1985-12-17 1987-07-15 BBC Brown Boveri AG Fehlertolerante Mehrrechneranordnung
US4805095A (en) * 1985-12-23 1989-02-14 Ncr Corporation Circuit and a method for the selection of original data from a register log containing original and modified data
US4740969A (en) * 1986-06-27 1988-04-26 Hewlett-Packard Company Method and apparatus for recovering from hardware faults
US4852092A (en) * 1986-08-18 1989-07-25 Nec Corporation Error recovery system of a multiprocessor system for recovering an error in a processor by making the processor into a checking condition after completion of microprogram restart from a checkpoint
SE454730B (sv) * 1986-09-19 1988-05-24 Asea Ab Forfarande och datorutrustning for stotfri omkoppling av funktionen fran aktiva enheter till beredskapsenheter i en centralenhet
US4958273A (en) * 1987-08-26 1990-09-18 International Business Machines Corporation Multiprocessor system architecture with high availability
US4965719A (en) * 1988-02-16 1990-10-23 International Business Machines Corporation Method for lock management, page coherency, and asynchronous writing of changed pages to shared external store in a distributed computing system
EP0348628A3 (en) * 1988-06-28 1991-01-02 International Business Machines Corporation Cache storage system
JPH0752399B2 (ja) * 1988-06-30 1995-06-05 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 記憶システム
US4924466A (en) * 1988-06-30 1990-05-08 International Business Machines Corp. Direct hardware error identification method and apparatus for error recovery in pipelined processing areas of a computer system
US4912707A (en) * 1988-08-23 1990-03-27 International Business Machines Corporation Checkpoint retry mechanism
US4964126A (en) * 1988-09-30 1990-10-16 Massachusetts Institute Of Technology Fault tolerant signal processing machine and method
JPH02287858A (ja) * 1989-04-28 1990-11-27 Toshiba Corp 分散処理システムのリスタート方式
US5325517A (en) * 1989-05-17 1994-06-28 International Business Machines Corporation Fault tolerant data processing system
US5239637A (en) * 1989-06-30 1993-08-24 Digital Equipment Corporation Digital data management system for maintaining consistency of data in a shadow set
US5247618A (en) * 1989-06-30 1993-09-21 Digital Equipment Corporation Transferring data in a digital data processing system
EP0441087B1 (en) * 1990-02-08 1995-08-16 International Business Machines Corporation Checkpointing mechanism for fault-tolerant systems
US5271013A (en) * 1990-05-09 1993-12-14 Unisys Corporation Fault tolerant computer system
US5327532A (en) * 1990-05-16 1994-07-05 International Business Machines Corporation Coordinated sync point management of protected resources
US5157663A (en) * 1990-09-24 1992-10-20 Novell, Inc. Fault tolerant computer system
JPH04139544A (ja) * 1990-10-01 1992-05-13 Fujitsu Ltd データ復元方法
US5295259A (en) * 1991-02-05 1994-03-15 Advanced Micro Devices, Inc. Data cache and method for handling memory errors during copy-back
US5214652A (en) * 1991-03-26 1993-05-25 International Business Machines Corporation Alternate processor continuation of task of failed processor
US5355490A (en) * 1991-06-14 1994-10-11 Toshiba America Information Systems, Inc. System and method for saving the state for advanced microprocessor operating modes
US5269017A (en) * 1991-08-29 1993-12-07 International Business Machines Corporation Type 1, 2 and 3 retry and checkpointing
US5293613A (en) * 1991-08-29 1994-03-08 International Business Machines Corporation Recovery control register
US5313647A (en) * 1991-09-20 1994-05-17 Kendall Square Research Corporation Digital data processor with improved checkpointing and forking
US5325519A (en) * 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
WO1993009494A1 (en) * 1991-10-28 1993-05-13 Digital Equipment Corporation Fault-tolerant computer processing using a shadow virtual processor
US5488719A (en) * 1991-12-30 1996-01-30 Xerox Corporation System for categorizing character strings using acceptability and category information contained in ending substrings
US5386549A (en) * 1992-11-19 1995-01-31 Amdahl Corporation Error recovery system for recovering errors that occur in control store in a computer system employing pipeline architecture
US5586294A (en) * 1993-03-26 1996-12-17 Digital Equipment Corporation Method for increased performance from a memory stream buffer by eliminating read-modify-write streams from history buffer
US5408649A (en) * 1993-04-30 1995-04-18 Quotron Systems, Inc. Distributed data access system including a plurality of database access processors with one-for-N redundancy
US5388247A (en) * 1993-05-14 1995-02-07 Digital Equipment Corporation History buffer control to reduce unnecessary allocations in a memory stream buffer
US5568380A (en) * 1993-08-30 1996-10-22 International Business Machines Corporation Shadow register file for instruction rollback
GB2281986B (en) * 1993-09-15 1997-08-06 Advanced Risc Mach Ltd Data processing reset
US5408651A (en) * 1993-09-27 1995-04-18 Bull Hn Information Systems Inc. Store "undo" for cache store error recovery
US5504859A (en) * 1993-11-09 1996-04-02 International Business Machines Corporation Data processor with enhanced error recovery
JP2735479B2 (ja) * 1993-12-29 1998-04-02 株式会社東芝 メモリ・スナップショット方法及びメモリ・スナップショット機能を持つ情報処理装置
US5721857A (en) * 1993-12-30 1998-02-24 Intel Corporation Method and apparatus for saving the effective address of floating point memory operations in an out-of-order microprocessor
US5504861A (en) * 1994-02-22 1996-04-02 International Business Machines Corporation Remote data duplexing
US5557737A (en) * 1994-06-13 1996-09-17 Bull Hn Information Systems Inc. Automated safestore stack generation and recovery in a fault tolerant central processor
US5664150A (en) * 1995-03-21 1997-09-02 International Business Machines Corporation Computer system with a device for selectively blocking writebacks of data from a writeback cache to memory
US5761403A (en) * 1995-05-17 1998-06-02 Nec Corporation Failure recovery system and failure recovery method in loosely coupled multi-computer system, and medium for storing failure recovery program
JP3086779B2 (ja) * 1995-06-19 2000-09-11 株式会社東芝 メモリ状態復元装置
JP2902976B2 (ja) * 1995-06-19 1999-06-07 株式会社東芝 キャッシュフラッシュ装置
US5751939A (en) * 1995-11-29 1998-05-12 Texas Micro, Inc. Main memory system and checkpointing protocol for fault-tolerant computer system using an exclusive-or memory
US5745672A (en) * 1995-11-29 1998-04-28 Texas Micro, Inc. Main memory system and checkpointing protocol for a fault-tolerant computer system using a read buffer
US5701448A (en) * 1995-12-15 1997-12-23 Cyrix Corporation Detecting segment limit violations for branch target when the branch unit does not supply the linear address
JP2916420B2 (ja) * 1996-09-04 1999-07-05 株式会社東芝 チェックポイント処理加速装置およびデータ処理方法

Also Published As

Publication number Publication date
US6148416A (en) 2000-11-14
DE69706934T2 (de) 2002-04-04
DE69706934D1 (de) 2001-10-31
KR19980023978A (ko) 1998-07-06
EP0833248A3 (en) 1998-12-30
KR100267029B1 (ko) 2000-11-01
EP0833248B1 (en) 2001-09-26
EP0833248A2 (en) 1998-04-01

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