TWI458071B - 晶片封裝體及其製造方法 - Google Patents

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Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝體，特別是有關於一種基底通孔電極(through substrate via,TSV)結構中具有孔洞的晶片封裝體及其製造方法。
隨著電子或光電產品諸如數位相機、具有影像拍攝功能的手機、條碼掃瞄器(bar code reader)以及監視器需求的增加，半導體技術發展的相當快速，且半導體晶片的尺寸有微縮化(miniaturization)的趨勢，而其功能也變得更為複雜。
大多數的半導體晶片通常為了效能上的需求而置放於一密封的封裝體，其有助於操作上的穩定性。然而，晶片封裝體中的保護層與金屬重佈線層之間熱膨脹係數(coefficient of thermal expansion,CTE)的不匹配，容易造成金屬重佈線層與半導體晶片的導電墊剝離，因而降低晶片封裝體的可靠度。
因此，有必要尋求一種新的封裝體結構，其能夠解決上述的問題。
有鑑於此，本發明一實施例提供一種晶片封裝體，包括：一半導體晶片，具有一第一表面及與其相對的一第二表面，具有至少一導電墊鄰近於第一表面，且具有一第一開口自第二表面朝第一表面延伸而露出導電墊，其中第一開口具有一第一口徑鄰近第一表面以及一第二口徑鄰近第二表面，且第一口徑大於第二口徑；一絕緣層，設置於第二表面上，且延伸至第一開口的側壁及底部，並露出導電墊；一重佈線層，設置於絕緣層上並經由第一開口與露出的導電墊電性連接；一保護層，覆蓋重佈線層且局部填入第一開口，以在第一開口內的保護層與導電墊之間形成一孔洞，其中保護層具有至少一第二開口以露出第二表面上方的重佈線層；以及一導電凸塊，設置於第二開口內，並經由第二開口而電性連接至重佈線層。
本發明另一實施例提供一種晶片封裝體之製造方法，包括：提供一半導體晶圓，其具有一第一表面及與其相對的一第二表面，且具有至少一導電墊鄰近於第一表面且對應於每一晶片區；蝕刻半導體晶圓，以在每一晶片區形成自第二表面朝第一表面延伸的一第一開口而露出導電墊，其中第一開口具有一第一口徑鄰近第一表面以及一第二口徑鄰近第二表面，且第一口徑大於第二口徑；於第二表面上形成一絕緣層，且延伸至每一第一開口的側壁及底部並露出導電墊；於絕緣層上形成一重佈線層，其中重佈線層經由每一第一開口與露出的導電墊電性連接；於重佈線層上覆蓋一保護層，且局部填入每一第一開口，以在每一第一開口內的保護層與導電墊之間形成一孔洞，其中保護層具有至少一第二開口以露出該第二表面上方的重佈線層；於第二開口內形成一導電凸塊，其中導電凸塊經由第二開口而電性連接至該重佈線層；以及切割半導體晶圓，以形成對應每一晶片區的一半導體晶片。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。在圖式或描述中，相似或相同部份的元件係使用相同或相似的符號表示。再者，圖式中元件的形狀或厚度可擴大，以簡化或是方便標示。此外，未繪示或描述之元件，可以是具有各種熟習該項技藝者所知的形式。
請參照第1I圖，其繪示出根據本發明實施例300之晶片封裝體剖面示意圖。在本發明之晶片封裝體實施例中，其係可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)。特別是可選擇使用晶圓級封裝製程對影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等半導體晶片進行封裝。
上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離的半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之封裝體。
晶片封裝體300包括：一半導體晶片120、一絕緣層108、一重佈線層110、一保護層112、至少一導電凸塊118、一微陣列結構(microlens array)104及一玻璃基底200。半導體晶片120具有一第一表面100a以及與第一表面100a相對的一第二表面100b。在本實施例中，半導體晶片120包括一基底100及位於上方的介電層。基底100，例如一矽基底或其他半導體基底，可包括導電層、介電層及其他半導體元件(例如，主動元件、被動元件、數位電路或類比電路等積體電路的電子元件)。為了簡化圖式，此處僅一平整基底表示之。每一半導體晶片120具有至少一導電墊102鄰近於第一表面100a且位於基底100上方的介電層內。導電墊102係電性連接至基底100內的電路(未繪示)，以提供半導體晶片120與外部電路的電性連接。
再者，半導體晶片120具有一開口106(如第1C圖所示)自第二表面100b朝第一表面100a延伸而露出對應的導電墊102。在本實施例中，開口106具有一第一口徑d1鄰近第一表面100a以及一第二口徑d2鄰近第二表面100b，且第一口徑d1大於第二口徑d2，如第1C圖所示。
絕緣層108設置於半導體晶片120的第二表面100b上，且延伸至開口106的側壁及底部並露出開口106底部的導電墊102。在一實施例中，位於開口106底部的絕緣層108具有一底腳(underfoot)結構108a(如第1E圖所示)。
重佈線層110設置於絕緣層108上，並延伸至開口106內，使重佈線層110經由開口106而與露出的導電墊102電性連接。
保護層112覆蓋重佈線層110且局部填入開口106，以在開口106內的保護層112與導電墊102之間形成一孔洞114，使開口106內的保護層112未與導電墊102接觸。保護層具有至少一開口112a，以露出位於半導體晶片120的第二表面100b上方的重佈線層110。再者，保護層112之材質可包括但不限於防焊(solder mask)材料，且黏滯係數在7000 cp至11000 cp的範圍。在本實施例中，孔洞114係作為保護層112與重佈線層110之間的緩衝，以降低保護層112與重佈線層110之間因熱膨脹係數不匹配所引發不必要的應力。因此，可避免重佈線層110與導電墊102發生剝離。在一實施例中，孔洞114的高度與該開口106的深度比在1/2至3/4的範圍。再者，孔洞114的頂部114a具有中心軸旋轉對稱輪廓，例如，孔洞的頂部114a可具有一拱形輪廓。
導電凸塊118設置於對應的開口112a內，並經由開口112a而電性連接至露出的重佈線層110。
玻璃基底200的一表面上具有一圍堰結構202。玻璃基底200經由圍堰結構202而貼合至半導體晶片120的第一表面100a，以在玻璃基底200與半導體晶片120之間形成一空腔204。
微陣列結構設置於半導體晶片120的第一表面100a上且位於空腔204內。
以下配合第1A至1I圖說明根據本發明實施例之晶片封裝體300之製造方法。請參照第1A圖，提供一玻璃基底200，其上具有一圍堰結構202。請參照第1B圖，提供一半導體晶圓101，其具有一第一表面100a以及與第一表面100a相對的一第二表面100b。於半導體晶圓101的切割道10所定義出的每一晶片區的第一表面100a上形成一微陣列結構104。接著，將圍堰結構202貼合至半導體晶圓101的第一表面100a，以在玻璃基底200與半導體晶圓101之間形成多個空腔204。每一空腔204對應每一晶片區，使每一微陣列結構104位於對應的空腔204內。
在本實施例中，半導體晶圓101包括一基底100(例如，矽基底或其他半導體基底)及位於上方的介電層。基底100可包括導電層、介電層及其他半導體元件(例如，主動元件、被動元件、數位電路或類比電路等積體電路的電子元件)。為了簡化圖式，此處僅一平整基底表示之。半導體晶圓101具有複數個導電墊102鄰近於第一表面100a且位於基底100上方的介電層內，用以電性連接至基底100內的電路(未繪示)。導電墊102可由鋁、銅、金及其組合或其他習知接墊材料所構成。再者，至少一導電墊102對應於每一晶片區。此處，為簡化圖式及說明，每一晶片區僅以對應一導電墊102表示之。
接下來，請參照第1C圖，對半導體晶圓101的第二表面(即，基底100的底表面)進行一薄化製程，使基底100達到所需的厚度。薄化製程一般可包括蝕刻、銑削(milling)、磨削(grinding)、或研磨(polishing)。接著，蝕刻半導體晶圓101的第二表面100b，以在每一晶片區形成自第二表面100b朝第一表面100a延伸的一開口106而露出對應的導電墊102。在本實施例中，開口106具有一第一口徑d1鄰近第一表面100a以及一第二口徑d2鄰近第二表面100b，且第一口徑d1大於第二口徑d2。因此，開口106之側壁係傾斜於基底100之表面。開口106可具有各種形狀，例如是圓形、橢圓性、正方形、或長方形等。當開口為圓形時，口徑d1及d2即為圓形開口之直徑。
在一實施例中，開口106之形成方式包括以乾蝕刻移除基底100。舉例來說，可先進行一主要蝕刻(main etching)。接著，改變蝕刻製程條件(例如，功率、壓力、及/或蝕刻反應氣體之濃度等)以進行過蝕刻(over etching)，以獲得具有第一口徑d1大於第二口徑d2之開口106。
接下來，請參照第1D至1E圖，於半導體晶圓101的第二表面100b上形成一絕緣層108，且延伸至每一開口106的側壁及底部並露出導電墊102。絕緣層108係與後續形成之導線層(conductive trace layer)隔離，其材料可為環氧樹脂、防銲層、或其他適合之絕緣材料，例如氧化矽層、氮化矽層、氮氧化矽層、金屬氧化物或其組合。絕緣層108的形成方式可包含塗佈方式(例如，旋轉塗佈(spin coating)、噴塗(spray coating)、或淋幕塗佈(curtain coating))或其他適合之沈積方式，例如，液相沈積、物理氣相沈積、化學氣相沈積、低壓化學氣相沈積、電漿增強式化學氣相沈積、快速熱化學氣相沈積、或常壓化學氣相沈積等製程。由於開口106之側壁傾斜於基底100之表面且第一口徑d1大於第二口徑d2，因此基底100之下表面(即，第二表面100b)上的絕緣層108厚度通常大於開口106之側壁及底部的絕緣層108厚度。接下來，請參照第1E圖，對絕緣層108進行一自對準蝕刻製程(self-aligned etching)109，使位於開口106底部的絕緣層108形成一底腳結構108a而露出開口106內的導電墊102。在一實施例中，自對準蝕刻製程109可包括一非等向性蝕刻，例如反應離子蝕刻(reactive ion etching,RIE)。
接下來，請參照第1F圖，於該絕緣層108上形成一重佈線層110。重佈線層110延伸至每一開口106內，使重佈線層110經由開口106與露出的導電墊102電性連接，而形成基底通孔電極(TSV)結構。
接下來，請參照第1G圖，於重佈線層110上覆蓋一保護層112，其中保護層112具有複數個開口112a以露出半導體晶圓101的第二表面100b上方的重佈線層110。每一晶片區對應至少一開口112a。在本實施例中，保護層112之材質可包括但不限於防焊材料，且黏滯係數在7000 cp至11000 cp的範圍。再者，由於開口106之側壁傾斜於基底100之表面且第一口徑d1大於第二口徑d2，因此開口106內會殘留空氣，使重佈線層110上的保護層112局部填入每一開口106，而在每一開口106內的保護層112與導電墊102之間而形成一孔洞114，且開口106內的保護層112未與導電墊102接觸。
接著，對保護層112進行一烘烤製程，使其固化。由於烘烤期間，孔洞114內空氣溫度及壓力上升，因此保護層112會收縮而增加孔洞114的高度。在第1G圖中，開口106內的虛線表示烘烤前孔洞114的頂部。孔洞114的高度必須適當，當孔洞114的高度過高，容易使保護層112發生龜裂，而當孔洞114的高度過低，孔洞無法有效地作為保護層112與重佈線層110之間的緩衝。在一實施例中，孔洞114的高度與開口106的深度比在1/2至3/4的範圍。再者，孔洞114的頂部114a具有中心軸旋轉對稱輪廓。例如，孔洞的頂部114a可具有一拱形輪廓。
接下來，請參照第1H圖，於每一開口112a內形成一導電凸塊118，使每一導電凸塊118經由對應的開口112a而電性連接至重佈線層110。此外，在一實施例中，當晶片封裝體應用於於光電元件時，可在形成導電凸塊118之前，在保護層112上形成遮光層116，例如黑色光阻，以防止漏光。
接下來，請參照第1I圖，沿著切割道10(如第1H圖所示)切割半導體晶圓101形成對應每一晶片區的一半導體晶片120。接著，沿著切割道10切割圍堰結構202及玻璃基底200，而形成複數個獨立的晶片封裝體300。
根據上述實施例，由於基底通孔電極結構中的孔洞可作為保護層與重佈線層之間的緩衝，因此可防止重佈線層與半導體晶片的導電墊發生剝離，進而增加晶片封裝體的可靠度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．切割道
100．．．基底
100a．．．第一表面
100b．．．第二表面
101．．．半導體晶圓
102．．．導電墊
104．．．微陣列結構
106、112a．．．開口
108．．．絕緣層
109．．．自對準蝕刻製程
110．．．重佈線層
112．．．保護層
114．．．孔洞
114a．．．孔洞的頂部
116．．．遮光層
118．．．導電凸塊
120．．．半導體晶片
200．．．玻璃基底
202．．．圍堰結構
204．．．空腔
300．．．晶片封裝體
d1．．．第一口徑
d2．．．第二口徑
第1A至1I圖係繪示出根據本發明實施例之晶片封裝體之製造方法剖面示意圖。
100．．．基底
100a．．．第一表面
100b．．．第二表面
102．．．導電墊
104．．．微陣列結構
106、112a．．．開口
108．．．絕緣層
110．．．重佈線層
112．．．保護層
114．．．孔洞
114a．．．孔洞的頂部
116．．．遮光層
118．．．導電凸塊
120．．．半導體晶片
200．．．玻璃基底
202．．．圍堰結構
204．．．空腔
300．．．晶片封裝體

Claims (20)

  1. 一種晶片封裝體，包括：一半導體晶片，具有一第一表面及與其相對的一第二表面，具有至少一導電墊鄰近於該第一表面，且具有一第一開口自該第二表面朝該第一表面延伸而露出該導電墊，其中該第一開口具有一第一口徑鄰近該第一表面以及一第二口徑鄰近該第二表面，且該第一口徑大於該第二口徑；一絕緣層，設置於該第二表面上，且延伸至該第一開口的側壁及底部，並露出該導電墊；一重佈線層，設置於該絕緣層上並經由該第一開口與該露出的導電墊電性連接；一保護層，覆蓋該重佈線層且局部填入該第一開口，以在該第一開口內的該保護層與該導電墊之間形成一孔洞，其中該保護層具有至少一第二開口以露出該第二表面上方的該重佈線層；以及一導電凸塊，設置於該第二開口內，並經由該第二開口而電性連接至該重佈線層。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞的高度與該第一開口的深度比在1/2至3/4的範圍。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口內的該保護層未與該導電墊接觸。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞的頂部具有一拱形輪廓。
  5. 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞的頂部具有中心軸旋轉對稱輪廓。
  6. 如申請專利範圍第1項所述之晶片封裝體，其中位於該第一開口底部的該絕緣層具有一底腳結構。
  7. 如申請專利範圍第1項所述之晶片封裝體，其中該保護層具有一黏滯係數在7000 cp至11000 cp的範圍。
  8. 如申請專利範圍第1項所述之晶片封裝體，其中該保護層包括阻焊材料。
  9. 如申請專利範圍第1項所述之晶片封裝體，更包括：一玻璃基底，其上具有一圍堰結構，且該圍堰結構貼合至該半導體晶片的該第一表面，以在該玻璃基底與該半導體晶片之間形成一空腔；以及一微陣列結構，設置於該半導體晶片的該第一表面上且位於該空腔內。
  10. 一種晶片封裝體之製造方法，包括：提供一半導體晶圓，其具有一第一表面及與其相對的一第二表面，且具有至少一導電墊鄰近於該第一表面且對應於每一晶片區；蝕刻該半導體晶圓，以在每一晶片區形成自該第二表面朝該第一表面延伸的一第一開口而露出該導電墊，其中該第一開口具有一第一口徑鄰近該第一表面以及一第二口徑鄰近該第二表面，且該第一口徑大於該第二口徑；於該第二表面上形成一絕緣層，且延伸至每一第一開口的側壁及底部並露出該導電墊；於該絕緣層上形成一重佈線層，其中該重佈線層經由每一第一開口與該露出的導電墊電性連接；於該重佈線層上覆蓋一保護層，且局部填入每一第一開口，以在每一第一開口內的該保護層與該導電墊之間形成一孔洞，其中該保護層具有至少一第二開口以露出該第二表面上方的該重佈線層；於該第二開口內形成一導電凸塊，其中該導電凸塊經由該第二開口而電性連接至該重佈線層；以及切割該半導體晶圓，以形成對應每一晶片區的一半導體晶片。
  11. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中形成該絕緣層步驟更包括進行一自對準蝕刻製程，以露出該導電墊。
  12. 如申請專利範圍第11項所述之晶片封裝體之製造方法，其中位於該第一開口底部的該絕緣層具有一底腳結構。
  13. 如申請專利範圍第11項所述之晶片封裝體之製造方法，其中蝕刻該半導體晶圓步驟更包括對該半導體晶圓的該第二表面進行一薄化製程。
  14. 如申請專利範圍第13項所述之晶片封裝體之製造方法，其中該孔洞的高度與該第一開口的深度比在1/2至3/4的範圍。
  15. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中該第一開口內的該保護層未與該導電墊接觸。
  16. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中該孔洞的頂部具有一拱形輪廓。
  17. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中該孔洞的頂部具有中心軸旋轉對稱輪廓。
  18. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中該保護層具有一黏滯係數在7000 cp至11000 cp的範圍。
  19. 如申請專利範圍第10項所述之晶片封裝體之製造方法，其中該保護層包括阻焊材料。
  20. 如申請專利範圍第10項所述之晶片封裝體之製造方法，更包括：於每一晶片區的該第一表面上形成一微陣列結構；提供一玻璃基底，其上具有一圍堰結構；將該圍堰結構貼合至該半導體晶圓的該第一表面，以在該玻璃基底與該半導體晶圓之間形成對應每一晶片區的一空腔，使每一微陣列結構位於該對應的空腔內；以及切割該圍堰結構及該玻璃基底。
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